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當今的計算機、PAD、手機、通信系統設備等電子產品，處理速度越來越快，運算能力越來越強，其電源的設計也越來越復雜。進入 21 世紀后，芯片的制作工藝由 0.18um 逐步升級到了 95nm、65nm、45nm，晶體管的集成度更高、主頻更高、供電電壓更低，這給產品的電路設計與調試帶來了更大的挑戰。在 90年代，芯片的供電通常是 5V 和 3.3V，使用 CMOS 或 TTL 電平，而現在，很多數字電路芯片的核心電壓以及 IO 電平都小于 3.3V，以最常用的內存芯片為例，最古老的 SDR SDRAM 供電電壓為 3.3V，DDR SDRAM為 2.5V，DDR2 為 1.8V，DDR3 為 1.5V，而最新的 DDR4 的供電電壓為 1.2V，其 VREF 只有 0.6V。這些電路的供電電壓越來越小，對電源噪聲的要求也更加嚴格，如何設計低噪聲的電源、并且準確測量其電源噪聲非常關鍵，本文將從電源完整性（Power Integrity，簡稱 PI）的角度，簡要分析電源噪聲測試中可能遇到的問題和相應的解決方法。
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