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JTAG電路設計規范:本技術設計規范根據國家標準和原郵電部標準以及國際標準
IEEE STD 1149.1 系列標準編制而成。
目前，使用的芯片中越來越多的CPU、EPLD、FPGA、DSP 以及一些專用芯片（如ATM 層
專用芯片）等提供符合IEEE 1149.1 的JTAG 測試口，但很多設計人員不了解JTAG，對JTAG
口的處理較為隨意。JTAG 電路的設計沒有引起設計人員足夠的重視，是較易被忽視的一個
環節，這種忽視給產品埋下了不穩定的隱患，甚至導致了嚴重的問題（參見附錄：JTAG 使
用案例），極大地影響了產品的穩定和競爭力的提高。
本規范基于統一設計人員對JTAG 電路的認識，盡可能統一公司產品中JTAG 的電路設計，
提高產品的可靠性、穩定性，增強核心設計的競爭力。
2、范圍
本規范適用于產品中所有具有符合IEEE Std 1149.1規范設計的JTAG器件的應用設計，
可用于指導JTAG的應用設計、開發、中試、生產。
3、定義
JTAG：Joint Test Action Group，聯合測試行動組合；
TAP：Test Access Port，測試存取通道；
TCK：Test ClocK input ，測試時鐘輸入；
TMS：Test Mode Select input，測試模式輸入，在TCK 的上升沿取樣，具有內部上拉；
TDI：Test Data Input，測試數據輸入，在TCK 的上升沿取樣，具有內部上拉；
TDO：Test Data Output，測試數據輸出，三態，TCK 下降沿時改變并被驅動輸出；
TRST：Test ReSeT input，異步復位TAP控制器為Test-Logic-Reset狀態，具有內部上
拉，低有效，不能用于初始化芯片內系統邏輯。
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