電子技術(shù)和集成電路技術(shù)的不斷進(jìn)步，數(shù)字系統(tǒng)的時(shí)鐘速率越來(lái)越高，信號(hào)邊緣速率越來(lái)越快，PCB系統(tǒng)已不再像以往設(shè)計(jì)中僅僅只是支撐電子元器件的平臺(tái)，而變成了一個(gè)高性能的系統(tǒng)結(jié)構(gòu)。從電氣性能角度看，高速信號(hào)間的互連不在是暢通和透明的了，高速PCB的導(dǎo)線互連和板層特性對(duì)系統(tǒng)的影響已不能被簡(jiǎn)單忽略。如何處理由高速信號(hào)互連線引起的反射、串?dāng)_、開(kāi)關(guān)噪聲等信號(hào)完整性問(wèn)題，確保信號(hào)傳輸?shù)馁|(zhì)量，是一個(gè)設(shè)計(jì)能否成功的關(guān)鍵。信號(hào)完整性是指信號(hào)在信號(hào)線上傳輸?shù)馁|(zhì)量，它并不僅僅是單一因素引起的，而是在板級(jí)設(shè)計(jì)中多種因素共同引起的。傳統(tǒng)依賴個(gè)人設(shè)計(jì)經(jīng)驗(yàn)的方法已經(jīng)無(wú)法解決如今高性能、高密度PCB的設(shè)計(jì)要求，一個(gè)好的信號(hào)完整性設(shè)計(jì)需要貫穿于整個(gè)設(shè)計(jì)的各個(gè)階段。基于IBIS模型的高速PCB板級(jí)信號(hào)完整性分析,可以在設(shè)計(jì)階段最大化解決潛在的SI問(wèn)題,在高速系統(tǒng)設(shè)計(jì)具有指導(dǎo)意義。本文基于信號(hào)完整性基本理論，對(duì)串?dāng)_、反射和同步開(kāi)關(guān)噪聲等信號(hào)完整性問(wèn)題進(jìn)行分析，并討論了各種相應(yīng)問(wèn)題的解決方法。在此基礎(chǔ)上，基于嵌入式網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)的硬件設(shè)計(jì),利用高速PCB的信號(hào)完整性設(shè)計(jì)流程進(jìn)行系統(tǒng)分析與設(shè)計(jì)，在Cadence 公司 PSD15.1 的軟件環(huán)境下，對(duì)關(guān)鍵網(wǎng)絡(luò)進(jìn)行仿真分析，如布線拓?fù)浣Y(jié)構(gòu)，串?dāng)_分析等。由仿真和分析的結(jié)果制定相關(guān)布局、布線規(guī)則約束PCB設(shè)計(jì)，并在布線后對(duì)系統(tǒng)進(jìn)行仿真驗(yàn)證,達(dá)到良好的設(shè)計(jì)效果，縮短了硬件設(shè)計(jì)的開(kāi)發(fā)周期,也進(jìn)一步證明了高速PCB設(shè)計(jì)的仿真分析和設(shè)計(jì)方法的重要性。