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當今電子技術的發展日新月異，尤其是深亞微米工藝在IC設計中的應用，使得芯片的集成規模愈來愈大，速度愈來愈高，從而使得如何處理高速信號問題成為設計的關鍵因素之一。隨著電子系統中邏輯和系統時鐘頻率的迅速提高和信號邊沿不斷變陡，印刷電路板(PCB)的線跡互連和板層特性對系統電氣性能的影響也越發重要。對于低頻設計線跡互連和板層的影響可以不考慮;當頻率超過50MHz時，互連關系和板層特性的影響不容忽視，必須對傳輸線效應加以考慮，在評定系統性能時也必須考慮印刷電路板板材的電參數。因此，高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(SI)問題。本文主要對互連延遲所引起的時序問題進行探討。
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