1 概 述
　　隨著大規(guī)模集成電路水平的發(fā)展，以數(shù)字信號處理器（Digital Signal Process，DSP）為基礎(chǔ)的實時數(shù)字信號處理技術(shù)正在迅速發(fā)展，現(xiàn)已廣泛應(yīng)用于圖像處理技術(shù)、語聲處理、智能化儀表、生物醫(yī)學(xué)與工程、通信、自動控制等領(lǐng)域。由Analog Device公司生產(chǎn)的ADSP是應(yīng)用非常廣泛的一類DSP，其典型產(chǎn)品有定點的ADSP2181和浮點的ADSP21060。在許多實際系統(tǒng)中，需要采用多片DSP級聯(lián)的方式進行處理。因此，ADSP2181經(jīng)常經(jīng)級聯(lián)后用在實際系統(tǒng)中，我們設(shè)計了基于ISA總線的通用多DSP目標系統(tǒng)，這種系統(tǒng)可以用于早期研發(fā)及各種算法的硬件平臺，他對縮短實際系統(tǒng)開發(fā)周期、項目預(yù)研等都有重要意義和應(yīng)用價值。
　　2 通用多DSP 目標系統(tǒng)的構(gòu)成
　　通用多DSP 目標系統(tǒng)的構(gòu)成由6片ADSP2181、2片A/D變換器以及實現(xiàn)邏輯功能的FPGA組成，其原理框圖如圖1所示。
　　
　　（1）處理系統(tǒng)
　　整個處理系統(tǒng)由6片DSP構(gòu)成，他完成對2路模擬信號的采集和數(shù)據(jù)處理。本系統(tǒng)采用的是Analog Device公司較為典型的定點DSP系列ADSP2181，相鄰2片DSP之間的串口數(shù)據(jù)的發(fā)送與接收、幀同步信號的發(fā)送與接收分別對應(yīng)相連，數(shù)據(jù)的傳輸采用自動緩沖的方式。
　　（2）系統(tǒng)輸入
　　系統(tǒng)輸入的模擬信號由2路精度為12b的串行A／D變換器完成，采樣率最高達400kS／s，輸入模擬量為單極性（0～2．5V）信號。模擬信號經(jīng)A／D變換器后以串行方式送入第1片DSP。
　　（3）時序控制
　　系統(tǒng)時序控制由FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）實現(xiàn)，系統(tǒng)采用Altera公司的FPGA芯片EPFl0K10，其實現(xiàn)的主要功能有：
　　①產(chǎn)生ISA總線對各片DSP訪問的地址譯碼與控制；
　　②產(chǎn)生通過IDMA端口訪問DSP所需的控制信號IAL，IWR， IRD和IS；
　　③產(chǎn)生各個DSP的復(fù)位信號；
　　④產(chǎn)生滿足A／D轉(zhuǎn)換器時序要求的控制信號CLK（串口時鐘）和CONV（轉(zhuǎn)換控制）。
　　另外，F(xiàn)PGA還完成了DSP與ISA總線之間數(shù)據(jù)傳輸所需的控制時序，有效地保證了數(shù)據(jù)傳輸?shù)目煽啃浴?br /> 　　3 通用多DSP目標系統(tǒng)的硬件設(shè)計
　　（1）目標系統(tǒng)的地址分配與實現(xiàn)
　　每塊DSP目標板只占用一組端口地址，每組地址共4個：數(shù)據(jù)端口、地址端口、復(fù)位端口和控制端口。組起始地址通過4b跳線開關(guān)加以選擇，設(shè)開關(guān)值為n，則板卡起始地址為360-4×n（記作port），其他3個端口地址分別為port+2，port+4，port+6。在FPGA中采用如圖2所示的邏輯，實現(xiàn)了目標系統(tǒng)板端口地址的動態(tài)分配。
　　
　　數(shù)據(jù)端口port 用于實現(xiàn)對DSP內(nèi)部存儲器的讀寫操作，完成DSP與上位機之間的數(shù)據(jù)傳輸。
　　地址端口port+2 用于提供對DSP進行讀寫操作時DSP內(nèi)部程序存儲區(qū)（PM）或數(shù)據(jù)存儲區(qū)（DM）的起始地址。
　　復(fù)位端口port+4 用于對DSP進行復(fù)位操作，實現(xiàn)對DSP的軟復(fù)位。
　　控制端口port+6 用于選擇要操作的DSP。