引言
　　隨著現代電子技術的應用和發展，數字信號處理的內容日益復雜，而ADC是實現從模擬到數字轉換的一個必然過程。針對這種情況，利用數字信號處理器和可編程邏輯器件提出了多路ADC系統的設計方法，實現了對動態多路模擬輸入信號的采樣傳輸以及處理，簡化了電路設計，可編程邏輯器件使得系統的通用性和可移植性得到良好的擴展。系統框圖如圖1所示。
　　系統硬件設計
　　本設計所采用的ADC器件是MAXIM公司的生產的低功耗16位模數轉換器（ADC）MAX1162。MAX1162采用逐次逼近型ADC結構，具有自動關斷、1.1μs快速喚醒和兼容于SPI/QSPI/MICROWIRE的高速接口，采用+5V單模擬電源，并且具有獨立的數字電源引腳，允許芯片直接和+2.7～+5.25V的數字邏輯接口。REF引腳接外部參考電壓，用于設定模擬輸入電壓范圍，與模擬地之間連接一個4.7μF的電解電容；AVDD引腳是+5V電源供應輸入端，與模擬地之間接一個0.1μF的電容；AGND是模擬地；CS是片選輸入，低有效。當為高時，系統處于斷電模式，由高變低時，激活系統到正常運行模式，同時初始化一次轉換。本系統選擇作為AD的使能信號；SCLK是串行時鐘輸入，驅動模數轉換進程；DOUT是串行數據輸出，數據狀態在SCLK的下降沿改變；DGND是數字地；DVDD是數字電壓供應，與數字地之間接一個0.1μF的電容；AIN是模擬信號輸入端。
　　該ADC系統的中央控制單元采用TI（德州儀器）公司的浮點數字信號處理器TMS320VC33-150，TMS320VC33的地址總線為24位，程序尋址范圍可達16M，數據總線為32位，內部具有34K×32bit的SRAM，可根據需要映射在程序或數據空間，擁有一路串行口，可以構成傳輸8、16、24、32位的數據，其傳輸模式可以設置為突發模式或者是連續模式。兩個32位的通用定時器，能夠用來按照規定的時間間隔與芯片內部通信或者是和外部通信。
　　
　　本系統考慮到主要應用在ADC中，所以就直接采用TMS320VC33的數據總線和地址總線，沒有再附加額外的電路，使得ADC的采樣速度和轉換精度得到良好的保證。同時還利用了INT2和XF0引腳，作為DSP接收數據的中斷信號和ADC的使能信號。INT2是外部中斷引腳，由外部的數據輸入觸發中斷；XF0即外部標志輸出引腳，受軟件控制，可以用來向外部器件發送信號，該引腳的狀態由I/O標志寄存器決定，IOF=0X22，即置XF0為通用目的輸出引腳，同時該引腳輸出0；若IOF=0X26，則置XF0為通用目的輸出引腳，同時該引腳輸出為1。本系統利用軟件指令對XF0進行置高置低，控制ADC的啟動轉換和停止。
　　EMP7512AE基于EEPROM技術，采用多電壓I/O接口技術，系統內核供應電壓為3.3V，而I/0引腳與2.5V、3.3V、5.0V邏輯電平相互兼容。EPM7512AE有10 000個可用門、512個宏單元、32個邏輯陣列塊和212個用戶可用I/0引腳。CPLD在系統中的主要功能是：給ADC轉換提供時鐘信號，控制ADC轉換的使能和復位，由于采用的ADC芯片是串行輸出的，CPLD還實現對串行數據的輸入轉為并行數據的輸出，然后直接和TMS320VC33的數據總線相連接。同時CPLD產生脈沖信號，在ADC轉換完成后，數據暫存在CPLD中，該脈沖向CPU申請中斷，提示有數據需要接收。另外，CPLD的一個關鍵作用就是，實現路數的動態選擇，目前設計的該系統最多路數為8路。CPLD和DSP及AD芯片的具體硬件連接圖如圖2所示。