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電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>verilog hdl 教程

verilog hdl 教程

2008-05-21 | rar | 455 | 次下載 | 5積分

資料介紹

硬件描述語言?




 是硬件設計人員和電子設計自動化

 工具之間的界面其主要目的是用來編寫設計文件建立電子系統行為級的仿真
模型即利用計算機的巨大能力對用?
或?
建模的復雜數字邏輯進行仿真
然后再自動綜合以生成符合要求且在電路結構上可以實現的數字邏輯網表 根據
網表和某種工藝的器件自動生成具體電路然后生成該工藝條件下這種具體電路的延時模
型仿真驗證無誤后用于制造 芯片或寫入
?和 器件中
在
 技術領域中把用?
語言建立的數字模型稱為軟核  把用?

建模和綜合后生成的網表稱為固核?
  對這些模塊的重復利用縮短了開發時間
提高了產品開發率提高了設計效率
隨著 平臺上的
 工具的發展 平臺上的 ?
和?
仿真綜合性
能已相當優越這就為大規模普及這種新技術鋪平了道路目前國內只有少數重點設計單
位和高校有一些工作站平臺上的
 工具而且大多數只是做一些線路圖和版圖級的仿
真與設計只有個別單位展開了利用 ?
和?
模型包括可綜合和不可綜合
的進行復雜的數字邏輯系統的設計隨著電子系統向集成化大規模高速度的方向發
展?
語言將成為電子系統硬件設計人員必須掌握的語言
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