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[學習要求]可利用簡單的VHDL語法進行簡單組合邏輯電路和時序邏輯電路的設計。
[重點與難點]
重點：基于真值表的組合邏輯電路的設計； 基于狀態機的時序電路的設計。
難點：基于狀態機的時序電路的設計。
[理論內容]
一、組合邏輯電路的設計
對于很多的組合邏輯電路都可以利用卡諾圖化簡更簡的邏輯電路，但在VHDL語言中我們沒有必要化簡，可以直接利用真值表對電路進行描述，化簡的過程可由VHDL軟件系統自動完成。
下面我們以多路選擇器為例，設計如圖1所示的多路選擇器。假定A、B、C、D和
以下是用不同語法實現的程序片段：
--***************庫定義部分************
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
--*************實體部分****************
Entity MUX is
Port(
A,B，C，D : in std_logic_vector(3 downto 0);
S: in std_logic_vector(1 downto 0);
Z : out std_logic_vector(3 downto 0)
);
end MUX;
--*************以下采用并發語句實現*****************
--************用When-else語句實現的結構體****************
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