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要說ASIC設(shè)計(jì)者的經(jīng)驗(yàn)有所提示的話，那么將來的百萬門級可編程邏輯設(shè)計(jì)中驗(yàn)證會耗費(fèi)大半的設(shè)計(jì)周期。隨著設(shè)計(jì)復(fù)雜度的增加，傳統(tǒng)的設(shè)計(jì)驗(yàn)證方法如仿真需要其它技術(shù)和工具的補(bǔ)充，因?yàn)檫@些可編程芯片系統(tǒng)（SOPC）進(jìn)行完全的真實(shí)模擬是不可在適當(dāng)?shù)臅r間內(nèi)完成。而且，設(shè)計(jì)規(guī)模的陡增必然需要新的工具來觀察已編程期間的內(nèi)部操作。尤其是隨著第三方IP使用的增加，它們需要獲取內(nèi)部探測來驗(yàn)證操作，使其和設(shè)計(jì)的其它部分相分離。最后，由于封裝技術(shù)的提高，必須開發(fā)新的方法以使于對象BGA之類日趨小型化和大規(guī)模封裝的硬件進(jìn)行驗(yàn)證。
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