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fpga經(jīng)驗談
摘要：在數(shù)字電路的設(shè)計中，時序設(shè)計是一個系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計方法中，對時序控制的抽象度也相應(yīng)提高，因此在設(shè)計中較難把握，但在理解 RTL 電路時序模型的基礎(chǔ)上，采用合理的設(shè)計方法在設(shè)計復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計實(shí)例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個較高水平。
關(guān)鍵詞：FPGA 數(shù)字電路 時序 時延路徑 建立時間 保持時間
1 數(shù)字電路設(shè)計中的幾個基本概念： 1.1 建立時間和保持時間：建立時間（setup time）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間（hold time）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間， 如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 如圖 1 。 數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求，當(dāng)然在一些情況下，建立時間和保持時間的值可以為零。 PLD/FPGA開發(fā)軟件可以自動計算兩個相關(guān)輸入的建立和保持時間（如圖 2）
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