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基于FPGA的EDA綜合實(shí)驗(yàn)系統(tǒng)設(shè)計(jì)_趙剛
隨著計(jì)算機(jī)技術(shù)與大規(guī)模集成電路技術(shù)的發(fā)展， 現(xiàn)代電子設(shè)計(jì)技術(shù)越來越多地傾向于支持電子設(shè)計(jì)自動(dòng)化 EDA，即借助 VHDL、Verilog HDL 等硬件描述語言，使傳統(tǒng)的硬件設(shè)計(jì)方法與手段出現(xiàn)了很大的改變，逐漸形成硬件設(shè)計(jì)軟件化的技術(shù)趨勢(shì); 而應(yīng)用系統(tǒng)的設(shè)計(jì)也已從單純的 ASIC 設(shè)計(jì)走向了系統(tǒng)設(shè)計(jì)、片上 SOC 和可編程片上系統(tǒng) SOPC 的設(shè)計(jì); 同時(shí)， 由于 FPGA/ CPLD 等大規(guī)模 PLD 產(chǎn)品的功能結(jié)構(gòu)日趨完善， 已開始越來越多地代替 ASIC 或 PDSP 等傳統(tǒng)器件，以用于前端數(shù)字信號(hào)處理的運(yùn)算領(lǐng)域。
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