DSP正在成為一種幾乎無處不在的技術，不僅應用在眾多消費電子、汽車與電話產品中，而且也進入越來越先進的設備。
　　諸如無線基站、雷達信號處理、指紋識別以及軟件無線電等應用都要求極高的處理能力。這些新類型的高性能DSP應用推動獨立處理器的性能走高，而為了提升性能，硬件解決方案也在不斷發展。
　　在90年代初，設計者面臨的挑戰是，如何采用多個處理器以匯聚更多的處理能力，從而滿足他們的性能要求。但是在協調多個處理器的功能時，系統級設計變得極為困難，更不用說這種方法既昂貴又浪費資源。
　　當第一種實現DSP的FPGA出現時，DSP設計者開始利用這種器件來支援處理器的能力。在這種方法中，FPGA通過加速DSP算法的關鍵部分（這對性能至關重要），可以補充處理器的不足。
　　今天的專用FPGA，如Xilinx公司的Virtex 4或Altera公司的Stratix II等蘊藏著巨大的潛力，可通過并行化來提高性能。的確，DSP專用FPGA技術已顯示出可提供比其它實現方案高100倍的性能優勢（表1）。
　　圖1：FPGA提供100倍于DSP的
　　MACOPS（每秒乘/加運算數）。MACOPS是
　　時鐘頻率與乘法器個數的乘積。
　　因此，在FPGA中包含一顆標準DSP的情況變得越來越普遍，而且預計以此種方式來使用FPGA的設計將迅速增加。
　　
　　設計挑戰
　　不過，伴隨著這種強大的硬件能力，設計者面臨如何有效實現這些基于FPGA的DSP系統的問題。這種大型的復雜設計對傳統的 DSP設計方法提出了挑戰。這在很大程度上是因為以下事實，即在DSP應用中，傳統的FPGA設計流程沒有充分利用一個高效設計流程的兩個關鍵要素：綜合技術與可移植IP。
　　那些利用綜合技術來設計ASIC的人都很清楚綜合技術的優勢。對基于FPGA的DSP來說，該技術是關鍵，它使設計進入處于高級的抽象水平并能自動探索面積與性能之間的折衷。快速設計進入與高抽象水平及自動化的結合，不僅能提供單一的設計示例，而且還能提供各種可供選擇的實現結果。
　　對于性能優先于面積的應用來說，它可能需要包含數百個乘法器的實現方案。這種方法將具有很快的速度，但也會消耗大量硅片面積。同樣，對于那些對面積更敏感的應用來說，實現方案應使用性能較低、數量較少的乘法器，以得到占位面積更小的結果。這些類型的折衷對基于FPGA的高級 DSP的開發來說至關重要，因而要求有功能強大的工具。
　　高效DSP開發的另一個關鍵要素是擁有恰當的構建模塊或IP。適合于這些應用的IP具有兩個主要屬性：可擴展性與可移植性。
　　與適用性相對較低的同類IP相比，可擴展IP使設計者無需犧牲效率即能構建定制IP功能。新功能模塊是高效的，因為在后續的綜合過程中，未用的或不必要的部分將被優化掉。
　　可移植性也能保證效率。DSP設計者必須能在設計出算法以后，無需進行修改即可在任何FPGA供應商的產品上運行它們。這種可移植性將提供極大的效率與自由度，以方便選擇一種最佳實現方案。
　　DSP驗證也構成挑戰。當驗證DSP時，信號調試與分析變得更復雜，并不僅僅限于檢查時域、頻域曲線及散布圖。由于數字信號的特征取決于其采樣時間和離散幅度，DSP驗證工具必須能有效定義及操作多速率DSP應用中的時間。
　　此外，它們還必須易于從全精度浮點仿真轉換到有限字長定點仿真。同時，它們還需要一種用于對DSP算法進行建模的語言，包括對時間、定點資源與并行性等概念的本地支持。