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由于現場實時測量的需要，機器視覺技術越來越多地借助硬件來完成，如DSP芯片、專用圖像信號處理卡等。但是，DSP做圖像處理也面臨著由于數據存儲與處理量大，導致處理速度較慢，系統實時性較差的問題。本文將FPGA的IP核內置緩存模塊和乒乓讀寫結構相結合，實現了圖像數據的緩存與提取，節省了存儲芯片所占用的片上空間，并且利用圖像預處理重復率高，但算法相對簡單的特點和FPGA數據并行處理，結合流水線的結構，大大縮短了圖像預處理的時間，解決了圖像處理實時性差的問題。
1 系統架構和流程簡介
本系統采用了FPGA與DSP相結合的架構，綜合了各自的優點，使系統滿足實時性要求的同時，又可以在后續任務中完成復雜算法的處理。系統的整體架構如圖1所示。
系統上電后，CCD 相機向AD 轉換芯片TVP5150輸入PAL制式模擬圖像信號，TVP5150將模擬信號轉換成數字信號后，以ITU-R BT656格式傳輸到FPGA，FPGA對采集到的ITU-R BT656格式的圖像數據去消隱化后進行預處理，處理完之后傳輸到DM642的VP0口，VP0以8位RAW 格式接收圖像數據，并通過EDMA通道存儲到連接在EMIFA接口上的SDRAM 中。經過DSP的圖像處理后，將SDRAM 中的圖像數據以ITU-R BT656的格式經DM642 的VP2 口傳輸到DA 芯片SAA7121，然后SAA7121進行DA轉換后，將PAL制式的模擬信號輸出到LCD顯示器上顯示。需要說明的是，TVP5150和SAA7121通過DM642的I2C總線接口配置。
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