資料介紹
建模不是Verilog HDL 語言的所有,建模只是使用Verilog HDL 語言建立一個“像模像樣”的“形狀”而已。這個“形狀”實際上是很粗糙的,還沒有經(jīng)過任何深入的分析。但是我們不可以小看這個“粗糙的形狀”,如果沒有這個“粗糙的形狀”模塊的設(shè)計根本無法完成。筆者在《Verilog HDL 那些事兒- 建模篇》的結(jié)束語中有這樣講過:“建模是一個粗糙的東西,它還可以繼續(xù)細(xì)化”。
“細(xì)化”顧名思義就是進(jìn)入模塊的深層進(jìn)行分析和優(yōu)化(如果有需要調(diào)試的話)的工作。但是前提,我們必須“更深入Verilog HDL 語言的世界”才能有效的“細(xì)化”模塊。這一本起名為《Verilog HDL 那些事兒-時序篇》的筆記分別有兩個部分,上半部分和下半部分。上半部分是“步驟和時鐘”;下半部分是“綜合和仿真”。
“步驟和時鐘”主要是深入討論“步驟”和“時鐘”在模塊上的作用。宏觀上“步驟”是模塊執(zhí)行的“拍子”,“時鐘”是模塊的“心跳”。微觀上“步驟”是模塊“操作的過程|狀態(tài)”,“時鐘”是模塊“消耗的最小單位”。其實“步驟和時鐘”它們是形影不離的兄弟,有“步驟”出現(xiàn)的地方,就有“時鐘”的故事,為什么筆者會如此注重“步驟”和“時鐘”呢?
當(dāng)某個模塊要完成更多工作的時候,傳統(tǒng)的狀態(tài)機會使得模塊的內(nèi)部臃腫和模塊的表達(dá)能力下降等問題(這不是筆者的一廂情愿的看法,而是眾多初學(xué)者都會遇見的問題)。一旦我們用“步驟”來取代“狀態(tài)機”,那么我們就可以實現(xiàn)如“仿順序操作”等更多花樣的建模技巧來支持設(shè)計。“步驟”的優(yōu)點不僅只是方便了建模的工作,而且“步驟”也有顯性指示模塊的操作過程和狀態(tài)。這些好處對模塊的“細(xì)化”起到很大的幫助。關(guān)于“時鐘”它和另一個重點有莫大的聯(lián)系,就是“模塊的溝通”。雖然說“時鐘”是“模塊最小的消耗單位”,模塊之間如果發(fā)生了“溝通失誤”,這些問題很多時候是模塊之間的“溝通”因為慢了一個“時鐘”或者快了一個“時鐘”而引起的。低級建模是一個多模塊的建模,自然而然筆者會非常的重視。“溝通失誤”不只是會發(fā)生在模塊的外部,而且也會發(fā)生在模塊的內(nèi)部。了解“時鐘”能最大程度的分析模塊和“細(xì)化”模塊。“綜合和仿真”主要是把“綜合”和“仿真”放在同一個平臺來學(xué)習(xí)。許多初學(xué)者喜歡把“綜合”和“仿真”看成兩個平臺的東西,如一個常見的觀點,很多朋友都會認(rèn)為“建模是用綜合;仿真是用驗證”。這個觀點不是不正確,只是有點遺憾而已。當(dāng)我們把“綜合”和“仿真”拆開為兩個平臺,模塊“細(xì)化”的可能性不但會降低不少,此外還會對Verilog HDL 語言的學(xué)習(xí)帶來不少難題。
當(dāng)我們嘗試把把這兩個東西放在同一個平臺上,重新思考,我們會發(fā)現(xiàn)到,用在“建模”上的“一套思想”也適合用在“仿真”上。如果用傻瓜的話來說,我們知道“建模”的工作是針對某個資源然后去描述它的形狀,最終的目的還是要下載到“現(xiàn)實的環(huán)境”中。然而“仿真”比起這個“現(xiàn)實的環(huán)境”,它是一個“理想”的“虛擬環(huán)境”,在這個“理想的虛擬環(huán)境里”不存在任何物理的問題,而且也充滿著任何可能性。你要什么輸入都可以創(chuàng)造,模塊的任何輸出都是顯性而且可見的。只要我們明白了這個簡單的道理,“建模”和“仿真”的關(guān)系是多么“親近”的,它們的區(qū)別只是“在不同的環(huán)境執(zhí)行而已”。初學(xué)者往往都會覺得“仿真”最大的難題就是“如何編輯激勵文件”。在這里如果用筆者自己一套的思路重新定義“仿真”的話(從筆者的角度去看“仿真”)。“激勵”就是這個整個仿真的執(zhí)行過程而已,“如何編輯激勵文件”等價于“如何安排仿真過程”。在這個時候,建模技巧就會幫到很多大忙,我們可以基于綜合語言去編輯這個仿真過程(激勵文件)。
當(dāng)然,“仿真”在這本筆記里的要表達(dá)的是“以顯性的方式去觀察模塊的輸出,從而以最大程度去細(xì)化模塊”,然而“如何透過仿真的波形圖去執(zhí)行對模塊的優(yōu)化和調(diào)試”就是這本筆記的重點內(nèi)容。學(xué)會編輯激勵文件,充其量只是為了讓模塊達(dá)到“預(yù)期的輸出效果“而已。如果要讀懂隱藏在波形圖中那些信息,并且用在調(diào)試和優(yōu)化上,那么就必須掌握好Verilog HDL 語言一定的基礎(chǔ)。
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