FPGA 器件作為可編程邏輯主流硬件，近年來，應(yīng)用越來越廣泛，在現(xiàn)代科學(xué)技術(shù)中占有舉足輕重的作用和地位。其外設(shè)電路作為芯片與外界輸入方式之一， 是十分具有研究價(jià)值的。FPGA 器件不斷增加新的模塊，功能越來越強(qiáng)大，基于FPGA 的外設(shè)電路也順應(yīng)形勢，不斷升級。

　　本設(shè)計(jì)綜合行列式鍵盤、LED 顯示器、時(shí)鐘一體，應(yīng)用Verilog HDL 語言實(shí)現(xiàn)下述功能：計(jì)時(shí)功能，包括時(shí)分秒的計(jì)時(shí)；校時(shí)功能：對時(shí)分秒手動調(diào)整以校準(zhǔn)時(shí)間；鍵盤功能： 應(yīng)用4*4 行列式鍵盤， 可實(shí)現(xiàn)0-9 數(shù)字的直接輸入； LED 動態(tài)掃描顯示和閃爍，移位，滅零等功能，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ8.0 完成綜合、仿真。本設(shè)計(jì)實(shí)現(xiàn)以上FPGA 各功能，可作為EDA 技術(shù)發(fā)展的價(jià)值體現(xiàn)。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。

　　計(jì)算機(jī)技術(shù)和微電子工藝的發(fā)展， 使得現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)和應(yīng)用進(jìn)入了新的階段。電子設(shè)計(jì)自動化（ EDA）技術(shù)在數(shù)字系統(tǒng)設(shè)計(jì)中起的作用越來越重要，新的工具和新的設(shè)計(jì)方案不斷推出， 可編程邏輯器件不斷增加新的模塊， 功能越來越強(qiáng)， 硬件設(shè)計(jì)語言也順應(yīng)形式，推出新的標(biāo)準(zhǔn)，更加好用，更加便捷。本設(shè)計(jì)主要以FPGA 器件、EDA 軟件工具、Verilog HDL 硬件描述語言三方面內(nèi)容作為主線，綜合行列式鍵盤， LED 顯示器件，以及時(shí)鐘模塊于一體， 實(shí)現(xiàn)三個(gè)主要模塊的聯(lián)動，輸入部分為4*4 行列式鍵盤，具備0-9 十個(gè)數(shù)字鍵、修改/確認(rèn)鍵、左右移動鍵，輸出數(shù)據(jù)為6 位二進(jìn)制代碼，輸出部分為六位7 段LED 數(shù)碼管，可實(shí)現(xiàn)時(shí)分秒顯示，時(shí)鐘滅零顯示，修改閃爍以及小數(shù)點(diǎn)秒閃爍功能。而頂層文件時(shí)鐘模塊則將輸入輸出部分聯(lián)結(jié)起來， 實(shí)現(xiàn)時(shí)鐘發(fā)生， 顯示緩存， 數(shù)據(jù)修改， 移位，滅零等功能。另時(shí)鐘產(chǎn)生模塊采用FPGA 硬件內(nèi)置66MHz 分頻，產(chǎn)生250Hz，5Hz，1Hz 信號供時(shí)鐘模塊，輸入輸出模塊使用。

　　本設(shè)計(jì)完全采用Verilog HDL 語言完成，此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。