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本文主要以Xilinx Virtex Ⅱ系列為例，對FPGA 內(nèi)部結(jié)構(gòu)作簡要介紹，其內(nèi)容主要來自Xilinx Virtex Ⅱdatasheet 、user guide 、以及其它來自Xilinx 網(wǎng)站上的資料。
內(nèi)部結(jié)構(gòu)概述
FPGA 內(nèi)部比較復雜，根據(jù)Datasheet 上的分類，主要包括以下幾個部分：
輸入/輸出模塊Input/Output Blocks （IOB）
可配置邏輯單元Configurable Logic Blocks （CLB）
Bram Block SelectRAM
18 x 18 乘法器（ 18-Bit x 18-Bit Multipliers ）
全局時鐘網(wǎng)絡（ Global Clock Mux ）
數(shù)字時鐘管理模塊（ DCM）
布線資源Routing Resources
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