一、設計目的

　　1. 進一步掌握 QUARTUⅡS軟件的使用方法；

　　2. 會使用VHDL語言設計小型數字電路系統；

　　3. 掌握應用 QUARTUⅡS軟件設計電路的流程；

　　4. 掌握電子搶答器的設計方法。

　　二、設計要求

　　1. 系統總體設計

　?。?）設計一個可以容納四組參賽隊進行比賽的電子搶答器。

　?。?）具有第一搶答信號的鑒別和鎖存功能。在主持人發出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。同時，電路處于自鎖存狀態，使其他組的搶答器按鈕不起作用。

　?。?）具有計時功能。在初始狀態時，主持人可以設置答題時間的初始值。在主持人對搶答組別進行確認，并給出倒計時記數開始信號以后，搶答者開始回答問題。此時，顯示器從初始值開始倒計時，計到0 時停止計數，同時揚聲器發出超時警報信號。若參賽者在規定的時間內回答完問題，主持人可以給出計時停止信號，以免揚聲器鳴叫。

　?。?）具有計分功能。在初始狀態時，主持人可以給每組設置初始分值。每組搶答完畢后，由主持人打分，答對一次加1 分，答錯一次減1 分。

　　（5）設置一個系統清除開關，該開關由主持人控制。

　　（6）具有犯規設置電路。超時搶答者，給予鳴喇叭警示，并顯示規范組別。

　　2. 設計方案

　　系統的輸入信號有：各組的搶答按鈕A、B、C、D，系統允許搶答信號STA，系統清零信號RST，計分時鐘信號CLK，加分按鈕端ADD、en，減分端SUB、sta ，計時使能端en時鐘信號clk， 復位rst ；系統的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用a1、b1、c1、d1 表示，四個組搶答時的計時數碼顯示控制信號，搶答成功組別顯示的控制信號，各組計分顯示的控制信號。整個系統至少有三個主要模塊：搶答鑒別模塊；搶答計時模塊；搶答計分模塊，其他功能模塊（輸出顯示模塊） 。