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趁著周末，寫上一篇lvds調(diào)試文章，接著之前寫的lvds連載系列，說說近期調(diào)試中遇到的一些問題。
電路板加工焊接回來后，先檢查焊接、測試電源，FPGA程序下載及固化，各種調(diào)試。
好了，進入正是，說說lvds調(diào)試。如下圖，采用軟硬結(jié)合板設計，左側(cè)為FPGA主板部分，右側(cè)主要是一些接口，包括Camlink、VGA，中間采用柔性電路板相連。
首先，按照連載3的程序調(diào)試lvds接口，使用bank5的差分管腳輸出lvds信號，結(jié)果采集卡采不到圖，這下壞了，最開始懷疑引腳分配不正確，一番檢查，問題不在這；
接著覺得走線可能不對，看了看PCB，5對差分信號，對內(nèi)線長差控制在0.254mm內(nèi)，對間線長差控制在2mm內(nèi)，走線沒有問題；
再接下來，懷疑Camlink位分配不正確，Camlink在base模式下包含11對差分線（4對數(shù)據(jù)，1對時鐘，2對串口，4對相機控制），Camlink協(xié)議中有詳細的位分配表，
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