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Cyclone FPGA 具有鎖相環(huán)（PLL）和全局時鐘網(wǎng)絡(luò)，提供完整的時鐘管理方案。Cyclone PLL 具有時鐘倍頻和分頻、相位偏移、可編程 占空比和外部時鐘輸出，進行系統(tǒng)級的時鐘管理和偏移控制。Altera? Quartus? II 軟件無需任何外部器件，就可以啟用Cyclone PLL 和 相關(guān)功能。本文將介紹如何設(shè)計和使用Cyclone PLL 功能。
PLL 常用于同步內(nèi)部器件時鐘和外部時鐘，使內(nèi)部工作的時鐘頻率比外部時鐘更高，時鐘延遲和時鐘偏移最小，減小或調(diào)整時鐘到輸出（TCO）和建立（TSU）時間。
硬件結(jié)構(gòu)
每個 Cyclone FPGA 包括具有多達兩個PLL。表1 為種型號Cyclone FPGA 內(nèi)可用的PLL 數(shù)量。
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