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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA器件的設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)優(yōu)化與模塊化設(shè)計(jì)方法詳細(xì)說(shuō)明

      FPGA器件的設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)優(yōu)化與模塊化設(shè)計(jì)方法詳細(xì)說(shuō)明

      2021-01-20 | rar | 1.26 MB | 次下載 | 免費(fèi)

      資料介紹

      　　綜合就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。被綜合的文件是HDL文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)。該方案必須同時(shí)滿足預(yù)期的功能和約束條件。對(duì)于綜合來(lái)講，滿足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。

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