基于圖像采集系統高速、大容量的特點，提出了一種以FPGA芯片為核心處理器件的CMOS圖像傳感器數據采集系統的設計方案。系統將模塊化結構設計、LVDS與乒乓存儲等多項技術應用于設計過程中，保證了數據采集和傳輸的實時性。詳細介紹了圖像采集、數據傳輸、時序控制和數據解串等模塊的工作原理及實現方法。實際應用證明，該系統實現了對數據量達590MPix—els／s的圖像序列的數據采集、傳輸和存儲。大大方便了后續圖像處理電路的設計與實現。

　　近年來，越來越多的高速圖像采集系統采用CMOS圖像傳感器作為圖像采集器件。隨著集成電路設計技術和工藝水平的提高，CMOS圖像傳感器像素單元的數量和采集速度不斷增大，單位時|’日J內圖像傳感器采集的圖像數據量成倍的增加，因此對于整個高速圖像采集系統的數據傳輸、控制和處理等都提出了更高的要求lII。目前情況下，傳統的單通道數據傳輸方式和單片機實現的系統控制和處理功能已經遠遠無法滿足高速圖像采集系統的設計要求，必須采用新的數據傳輸方式和設計方法來實現圖像采集、傳輸和存儲功能。

　　本文設計了一種以FPGA芯片為核心處理器件的多通道高速CMOS圖像采集系統，將LVDS技術和乒乓技術應用于圖像數據傳輸和存儲過程中，大大提高了整個系統的圖像采集速度和實時性。

　　FPGA作為多通道高速CMOS圖像采集系統的核心器件，主要負責整個系統各個器件之間的通訊和邏輯控制功能。圖2所示為FPGA的邏輯電路結構圖。串行的數字圖像數據經過串行數據解串模塊轉化成為并行圖像數據，再通過輸入FIFO，以乒乓控制的方式存入SDRAM中。當ADSP TS201S需要時，圖像數據通過輸出FIFO和接口模塊輸出。圖像傳感器時序控制模塊主要是提供圖像傳感器工作所需的各種時序和驅動信號。SPI接口模塊將傳感器掃描的初始地址發送給傳感器的內部寄存器。A／D時鐘控制模塊主要是控制MD轉換器和差分放大器的時鐘，使MD轉換器和差分放大器的轉換速率與圖像傳感器的采集速率同步。