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線程級推測（TLS）技術(shù)的有效運用可提高多核芯片的硬件資源利用率，其已在多種串行應用的自動并行化工作中取得了較好效果，但目前缺乏對HPEC應用子程序級線程推測方面的有效分析。針對該問題，設計子程序級推測的剖析機制及核心數(shù)據(jù)結(jié)構(gòu)，選取HPEC中7個具有代表性的程序，挖掘其子程序級的最大潛在并行性并結(jié)合線程粒度、并行覆蓋率、子程序調(diào)用次數(shù)、數(shù)據(jù)依賴及源碼，對程序的加速比進行分析。實驗結(jié)果表明， fdirsvd、db和ga程序的加速比在2.2331， tdfir程序的加速效果最好，加速比達到221.78，對于包含多次非重度數(shù)據(jù)依賴子程序調(diào)用的應用，更適合采用子程序級TLS技術(shù)測試其并行性。
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