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本文檔的主要內容詳細介紹的是Cadence中Verilog語言參考使用教程免費下載。
本手冊描述了Cadence Verilog-A語言，即Verilog AMS語言的模擬子集。使用Verilog-A，您可以創建和使用描述組件和系統的高級行為的模塊。這里給出的指導是為熟悉電路開發、設計和仿真以及高級編程語言（如C語言）的用戶設計的。
Verilog-A語言是一種高級語言，它使用模塊來描述模擬系統及其組件的結構和行為。使用Verilog-A的模擬語句，您可以描述各種保守系統和信號流系統，如電氣、機械、流體動力學和熱力學系統。要描述系統，必須同時指定系統的結構及其組件的行為。在帶有Spectre?電路模擬器的Verilog-A中，您可以定義不同級別的結構。在最高級別，您可以在網絡列表中定義整個系統結構。在較低、更具體的級別上，通過定義子模塊之間的互連來定義模塊的內部結構。要指定各個模塊的行為，可以定義它們的輸入和輸出信號之間的數學關系。定義系統的結構和行為之后，模擬器從netlist和模塊中導出一組描述性的方程。然后，模擬器求解方程組以獲得系統響應。
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