隨著片上晶體管資源的增多和互連線延遲的加大,分片式多核微處理器已成為多核處理器設計的新方向.為了對這種新型處理器進行體系結構的深入研究和設計空間的探索,設計并實現了針對分片式多核處理器的用戶級多核性能模擬器.該多核模擬器在龍芯2號單處理器核的基礎上,完整地模擬了基于目錄的Cache一致性協議和存儲轉發(fā)式片上互聯網絡的結構模型,詳細地刻畫了由于系統(tǒng)亂序處理各種請求應答和請求之間的沖突而造成的時序特性,可以通過運行各種串行或并行的工作負載對多核處理器的各種重要性能指標加以評估,為多核處理器的結構設計提供了快速、靈活、高效的研究平臺.

片上多核微處理器(single-chip multiprocessor,簡稱CMP)的結構設計能夠有效地利用日益增多的片上晶體管資源,它通過在單芯片上使用多個處理器核運行并發(fā)的線程來充分利用程序的并行性,可在不提高頻率和功耗的基礎上顯著提高處理器的性能.由于受到頻率和功耗的限制,工業(yè)界相繼將高性能處理器的設計方向轉向片上多核的處理器設計[1?3].
現有的CMP設計大多數采用集中式的多核處理器結構,在這種結構設計中,每個處理器核擁有私有的一級Cache,多個處理器核通過交叉開關或共享總線共享二級Cache,其優(yōu)點在于結構設計比較簡單,容易實現;缺點在于處理器核與二級Cache的數據交換是集中式的,容易成為瓶頸,造成數據通路的阻塞[4].在未來的CMP設計中,隨著處理器核數目、二級Cache容量以及片上連線延遲的增大,這種集中式共享的多核結構將不再適用,而必須采用新型的多核結構.以RAW(the raw architecture workstation)[5]和TRIPS(the tera-op,realible,intelligently adaptive processing system)[6]為代表的分片式CMP結構可以很好地解決上述問題.分片式CMP的結構如圖1所示(P為包含一級Cache的處理器核,L2為二級Cache塊,R為片上互聯網絡中的Router,該圖中的片上互聯網絡為二維Mesh的結構).