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本文描述了一個符合驗證方法手冊（VMM）的基于SystemVerilog事務的測試平臺，并通過實例說明了使用基于事務的方法創建一個全面的約束隨機驗證環境中的VMM方法。這包括交易的生成和通過交易者消費它們。本文還通過圖形化解釋了如何在基于事務的驗證測試臺的組成中使用VMM宏和類。用于此目的的DUT是一個帶有斷言的同步FIFO模型。給出了試驗臺模型和試驗結果。完整的驗證模型可供下載。
SystemVerilog是一種豐富的語言，它提供了所需的構造，以支持用于驗證當今復雜設計的高級方法。這些方法包括基于事務的驗證（TBV）、覆蓋驅動的驗證（CDV）、約束隨機測試（CRT）和基于斷言的驗證（ABV）。功能覆蓋可進一步分為時間覆蓋（使用SystemVerilog斷言（SVA））和數據覆蓋（使用Covergro）好的基于事務的CRT驗證依賴于約束的事務隨機化和將這些事務傳輸到事務處理程序以執行（即，驅動被測設備（DUT）信號進行測試）。這些方法可以使用功能覆蓋的收集和訪問，從而實現動態lly修改測試方案。可重用庫支持的這些方法的改編在SystemVerilog的圖書驗證方法手冊（VMM）中進行了解釋，“現在VCS用戶可以使用VMM標準庫對象代碼。VMM標準庫源代碼，可與符合IEEE P1800 SystemVerilog的EDA工具一起使用，計劃在年底前由VCS用戶和SystemVerilog Catalyst成員免費獲得許可。
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