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電子發燒友網>電子資料下載>模擬數字>使用Verilog HDL語言實現0.01s高分辨力報警器的設計資料說明

使用Verilog HDL語言實現0.01s高分辨力報警器的設計資料說明

2020-11-04 | rar | 1.04 MB | 次下載 | 免費

資料介紹

  定時器設計

  基本要求:

  最大為1小時,精度要求為0.01秒,當倒計時間為0的時候能夠報警,要求能在數碼管上面正確顯示。

  在完成基本要求的基礎上,可進一步增加功能、提高性能。

  計時器已有數千年歷史,從遠古的日晷和漏壺到現在的時鐘和秒表,計時器從重量、功能、外觀、精確度、應用范圍發生了巨大的變化。至今為止,在中國歷史上有留下記載的四代計時器分別為:日晷、沙漏、機械鐘、石英鐘。目前在中國市場上,大多數家庭使用的普通時鐘即為石英鐘。

  本設計采用可編程芯片Verilog HDL語言進行軟硬件設計,不但可使硬件大為簡化,而且穩定性明顯提高。

  由于可編程芯片的頻率精度可達到50 MHz,因而計時精度很高。最大為1小時,精度要求為0.01秒,當倒計時間為0的時候能夠報警,要求能在數碼管上面正確顯示。在完成基本要求的基礎上,可進一步增加功能、提高性能。

  系統需要完成的主要功能是分頻、校時、復位、計時、顯示,將其分別實現。定時器的核心器件為EP2C35F672C6芯片,顯示采用6個7段數碼管,采用共陽接法。

  系統設計

  分頻校時模塊是對外部來的27MHZ的頻率進行轉化。半點整點報時模塊則是在分鐘顯示為0的時候,分別亮紅LED0。計數器模塊則是對時分秒的邏輯定義和計數。顯示模塊則包括數碼管譯碼和將OUT0到OUT6先顯示到數碼管上。設計時可將外部的時鐘信號clk輸入進分頻模塊,此時系統通過分頻將輸出控制信號div,以控制秒位。而秒位產生的進位信號ss則能夠控制分位。分位的進位信號sm又能控制時位,這樣就形成了電子時鐘。在計數的同時將分秒每位輸出送到譯碼器。譯碼器模塊可對輸入的四位進行譯碼,在6個七段數碼管上顯示出來。
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