本文首先介紹了高速串行鏈路設(shè)計(jì)中AC耦合電容阻抗優(yōu)化的重要性，然后闡述如何利用Xpeedic蘇州芯禾科技公司旗下軟件ViaExpert對(duì)AC耦合電容設(shè)計(jì)進(jìn)行前仿真，然后指導(dǎo)后續(xù)PCB設(shè)計(jì)，最后PCB完成后進(jìn)行后仿真，完成仿真的閉環(huán)設(shè)計(jì)。
　　1 引言
　　隨著高速串行總線的速率越來(lái)越高，鏈路的阻抗也隨之成為SI工程師關(guān)注的焦點(diǎn)。由于高速串行總線鏈路中唯一的無(wú)源器件就是AC耦合電容，所以在我們對(duì)傳輸線阻抗以及過(guò)孔或者連接器的PIN的阻抗優(yōu)化之后，剩下的也就是AC耦合電容的阻抗的優(yōu)化，當(dāng)然25Gbps鏈路為了進(jìn)一步減小AC耦合通道阻抗不連續(xù)性的影響，IC廠家直接把AC耦合電容設(shè)計(jì)在接收端芯片這里，所以對(duì)于正在設(shè)計(jì)10Gbps鏈路的應(yīng)用，AC耦合電容成為SI工程師的必修課了。
　　AC耦合電容的阻抗仿真，因?yàn)樾枰紤]到焊盤(pán)和GND或者POWER平面的容性耦合，所以常規(guī)在HFSS中建模會(huì)比較耗費(fèi)時(shí)間，目前芯禾科技推出的ViaExpert建模工具可以針對(duì)各種疊層和電容封裝進(jìn)行AC耦合電容阻抗優(yōu)化前仿真，后續(xù)布線階段也可以導(dǎo)入Brd文件提取出AC耦合電容的焊盤(pán)尺寸和掏空的層數(shù)和大小，最終仿真出你所能接受的阻抗設(shè)計(jì)。
　　2 AC耦合電容的掏空設(shè)計(jì)
　　AC耦合電容焊盤(pán)相比鏈路的走線會(huì)比較寬，這樣對(duì)于高速信號(hào)傳輸來(lái)說(shuō)就是一處阻抗不連續(xù)點(diǎn)（如圖1），為保證阻抗的一致性，AC耦合電容的下方需要做多層的掏空，但是由于PCB設(shè)計(jì)的第3層或者倒數(shù)第3層通常是POWER層，挖空后可能會(huì)導(dǎo)致BGA IO口模擬電源的壓降問(wèn)題；目前很多電源模塊都具有Remote Sense功能，可以補(bǔ)償PCB壓降問(wèn)題，所以AC耦合電容焊盤(pán)下方做多層掏空也是可以的。
　　在此背景下，我們就需要一種仿真工具可以對(duì)掏空大小和掏空層數(shù)做阻抗優(yōu)化仿真，通過(guò)調(diào)整AC耦合電容焊盤(pán)下方的挖空大小以及挖空的層數(shù)來(lái)確定單板基于某種疊層下的焊盤(pán)阻抗是否比較接近差分傳輸線的阻抗，最終給出PCB設(shè)計(jì)的優(yōu)化規(guī)則。后續(xù)我將介紹如何利用芯禾科技推出的ViaExpert軟件進(jìn)行AC耦合電容阻抗優(yōu)化仿真的設(shè)計(jì)。
　　
　　圖1 高速串行鏈路中AC耦合電容的設(shè)計(jì)
　　3 AC耦合電容阻抗前仿真優(yōu)化
　　在芯禾科技發(fā)布的最新ViaExpert版本中，有專門(mén)針對(duì)AC耦合電容阻抗仿真的優(yōu)化流程，軟件界面如下圖2所示。疊層可以利用軟件默認(rèn)設(shè)置也可以由用戶PCB疊層，通過(guò)Import按鈕導(dǎo)入。AC耦合電容這里可以支持一對(duì)差分也可以支持多對(duì)差分進(jìn)行AC耦合電容的串?dāng)_仿真，這里我們只以單對(duì)差分為例進(jìn)行仿真。
　　
　　圖2 AC耦合電容建模初始界面
　　上圖確定好疊層和AC耦合電容的對(duì)數(shù)之后我們就可以對(duì)單對(duì)AC耦合電容的出線及信號(hào)孔和地孔做更詳細(xì)的設(shè)置，具體設(shè)置信息如下圖3所示。