摘要
　　電源效率對于便攜式設備以及模擬 IC 的噪聲抗擾度來說都非常重要。本文主要介紹電壓參考電路，其不僅支持極低的工作靜態電流（低于 250nA），而且還符合標準 CMOS 工藝。這種電路針對各種應用進行了優化設計，適合便攜式電子設備、汽車、醫療設備，以及高電源抑制比 （PSRR） 和開關噪聲抗擾度都非常重要的片上系統 （SoC） 實施。
　　上述電壓參考在低頻率下支持 90dB。輸出電壓變化的標準偏差是 0.5%，在 –40°C 至 125°C 溫度范圍內的溫度系數為 15ppm/°C。這些特性可在 1.6V 至 5.5V 的電源電壓范圍內實現。可實施各種用于為電壓參考實現輸入噪聲抗擾度的方法。
　　介紹
　　幾乎每款模擬電路都需要高精度高穩定參考電壓或電流源。不過，在選擇片上系統 （SoC） 技術時，參考電壓模塊不應成為限制因素。也就是說這類系統所選用的技術工藝對于參考電壓源來說并不一定總是最理想的。因此，其設計應該更穩健，才能適應各種技術工藝的變化。
　　電池通常可作為 SoC 的電源。這就更需要提高工作在大電源電壓范圍內的電壓參考源的線性穩壓性能。要延長電池使用壽命，就需要低靜態電源電流。同時，還需要在寬泛頻率下實現高電源抑制比 （PSRR），以抑制來自高速數字電路、降壓轉換器或片上其它開關電路的噪聲。本文主要介紹具有高 PSRR 的超低靜態電流帶隙電壓參考。
　　基本帶隙電壓參考結構
　　改善 PSRR 的主題思想是在低壓降穩壓器 （LDO） 后面布置一個帶隙電壓源。現有線性穩壓器拓撲在靜態電流、DC 負載穩壓、瞬態響應、去耦電容以及硅芯片面積要求方面存在很大差異。由于我們的目標是在沒有外部電容器的情況下，在同一芯片上提供全面集成型 LDO，因而典型 LDO 結構并不適合。
　　這些結構與超低靜態電源電流相矛盾。為了緩解這一矛盾，您可為 LDO 使用與參考源相同的帶隙。不宜采用標準 LDO 結構的原因在于它需要輸出電容器來實現穩定工作。最佳選項是帶一個增益級的結構，其無需輸出電容器便可實現穩定。
　　低壓降穩壓器
　　圖 1 是該設計［1］中所使用 LDO 的內核及其簡化原理圖。圖 1［2］ 中的 M0 和 M4 代表翻轉電壓跟隨器 （FVF），其可實施無逆向功能及相關極點的單級穩壓。靜態電流由晶體管 M1 和 M3 確定。晶體管 M2 可作為共柵放大器。
　　LDO 的開環增益由第一個級聯級（即晶體管 M 2和 M3）決定。可作為負載的 M4 PMOS 跟隨器存在低阻抗源，因此 FET M0 的輸出增益接近 1。在圖 2 中的小型信號等效電路的幫助下，對所推薦的 LDO 結構進行穩定性分析，結果顯示只有一個極點（公式 1）：
　　
　　可作為補償電容器的 M0 柵源電容器可創建 LDO 的主極點。因此無需去耦片外電容器，便可使 LDO［3］ 穩定。
　　
　　圖 1.具有翻轉電壓跟隨器、無輸出電容器的 LDO