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基于數(shù)字后處理算法的并行交替采樣ADC系統(tǒng)-
摘要：為了在現(xiàn)有的模/數(shù)轉(zhuǎn)換（ADC）芯片的技術(shù)條件下提高模/數(shù)轉(zhuǎn)換系統(tǒng)的性能，在并行交替采樣系統(tǒng)失配誤差修正算法的基礎(chǔ)上，研制了8bit4-Gsps并行交替采樣ADC系統(tǒng)。該系統(tǒng)中4個1GspsADC通道并行采樣同一模擬信號：以鎖相環(huán)和可調(diào)延遲錢芯片為核心，組成低jitter、低skew的多相時鐘產(chǎn)生電路，為各ADC通道提供交替采樣時鐘：在FPGA芯片雙倍速I/0和內(nèi)部集成鎖相環(huán)的支持下，使用單片F(xiàn)PGA芯片接收ADC系統(tǒng)產(chǎn)生的高選并行數(shù)據(jù)，并完成數(shù)據(jù)同步、重排和緩存，通過USB接口讀出。基于模擬數(shù)字混合濾波器組的數(shù)字后處理算法修正了各ADC通道間的增益、偏置和采樣間隔三種失配誤差。測試結(jié)果表明，該并行交替采樣ADC系統(tǒng)在4-Gp采樣率下，對200MHz與803MH2正弦波信號分別達(dá)到6.89b與5.81b的ENOB以及51.81dB和51.13dB的SFDR，接近ADC芯片手冊給出的性能。關(guān)鍵詞：模/教變換；高速電路設(shè)計(jì)；數(shù)字濾波；并行交替采樣
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| 基于數(shù)字后處理算法的并行交替采樣ADC系統(tǒng).pdf | 774K |
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