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verilog hdl 詳細重點課件1，大學課件
硬件描述語言HDL：描述電路硬件及時序的一種編程語言
仿真器：讀入HDL并進行解釋及執(zhí)行的一種軟件
抽象級：描述風格的詳細程度，如行為級和門級
ASIC：專用集成電路（Application Specific Integrated Circuit）
ASIC Vender：芯片制造商，開發(fā)并提供單元庫
自下而上的設計流程：一種先構建底層單元，然后由底層單元構造更大的系統(tǒng)的設計方法 。
自頂向下的設計流程：一種設計方法，先用高抽象級構造系統(tǒng)，然后再設計下層單元
RTL級：寄存器傳輸級（Register Transfer Level），用于設計的可綜合的一種抽象級
Tcl：Tool command Language， 向交互程序輸入命令的描述語言
什么是硬件描述語言HDL
具有特殊結構能夠對硬件邏輯電路的功能進行描述的一種高級編程語言
這種特殊結構能夠：
描述電路的連接
描述電路的功能
在不同抽象級上描述電路
描述電路的時序
表達具有并行性
HDL主要有兩種：Verilog和VHDL
Verilog起源于C語言，因此非常類似于C語言，容易掌握
VHDL起源于ADA語言，格式嚴謹，不易學習。
VHDL出現(xiàn)較晚，但標準化早。IEEE 1706-1985標準。
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