本文檔的主要內容詳細介紹的是VHDL的設計基礎知識資料免費下載。

　　VHDL主要用于描述數字系統的結構、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言風格和語法規范類似于一般的計算機高級語言。VHDL的結構特點是將一項工程設計，或稱設計實體分成外部（可視部分，端口）和內部（不可視部分，內部功能、算法）兩部分。在對一個設計實體定義外部界面后，一旦其內部開發完成后，其他設計就可以直接調用這個實體。這種將設計實體分成內、外部分的概念是VHDL系統設計的基本點。

　　應用VHDL 進行工程設計的優點：

　　支持自頂向下的設計方法，具有更強的行為描述能力，抽象的行為描述避開了具體器件的結構。

　　支持模塊化的設計方法，將大規模的設計分解并利用已有的設計模塊。

　　硬件描述與與具體的器件的結構工藝無關，具有很強的移植能力。

　　可通過修改類屬語句和子程序調用選擇設計的規模與結構。

　　一個完整的VHDL語言的設計程序由以下5個部分組成：

　　庫（Library）：庫中存放了編譯過的包集合定義、實體定義、構造體定義和配置定義。 ；

　　程序包（Package）：程序包中包含了一些常用的可供引用的包含了數據類型、子程序說明、元件說明和屬性等；

　　實體（Entity ）：實體定義本設計的輸入輸出接口；

　　結構體（Architecture）：結構體對設計的實體行為或結構進行描述；

　　配置（Configuration） ：配置為實體選定某個特定的結構體。

　　其中實體與結構體是VHDL語言程序中必不可少的。

　　VHDL語言中的庫主要有以下幾種：

　　IEEE庫：是IEEE的標準庫，包含了一些常用的包集合，如： STD_LOGIC_1164、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH等；引用IEEE庫中的包集合數據，在程序的開頭部分必需編寫與該包集合相關的庫說明與包集合說明語句。

　　STD庫：是VHDL語言的標準庫，包含了VHDL語言中的標準包集合“STANDARD”，引用該包集合中的數據時，程序的開頭部分無需編寫與該包集合相關的庫說明與包集合說明語句。

　　ASIC庫：是各個可編程器件制造商提供的面向ASIC的邏輯門庫，引用其中的包集合時必須有相應的庫和包集合說明語句；

　　WORK庫：是設計師用VHDL語言編寫的模塊，引用時無需說明語句；

　　用戶庫：是用戶自己開發的庫和包集合，引用時需要先說明；