本篇對(duì)SOC設(shè)計(jì),FPGA設(shè)計(jì)也有相當(dāng)大的借鑒意義.本著幫助別人,提升自己的宗旨,記錄,總結(jié),回憶從接觸這個(gè)行業(yè)的所聽,所記,所感.其中一部分經(jīng)驗(yàn)是自己實(shí)戰(zhàn)總結(jié)的,一部分經(jīng)驗(yàn)是從書上看到的,一部分經(jīng)驗(yàn)是從別人那學(xué)到的.難免會(huì)有錯(cuò)誤,還請(qǐng)大家不吝指正. IC設(shè)計(jì)其實(shí)是一個(gè)門檻特別高的行業(yè),要學(xué)的專業(yè)特別多,要會(huì)的工具特別多,要走的流程特別長(zhǎng),要花的時(shí)間也要足夠,所以你可以理解為他是一個(gè)要求特別多的行業(yè).你可以認(rèn)為他是高富帥行業(yè),也可以認(rèn)為他是屌絲行業(yè),但是這都不妨礙他對(duì)這個(gè)社會(huì)的巨大貢獻(xiàn).因而學(xué)會(huì)IC設(shè)計(jì)于己于人都是相當(dāng)有誘惑力的. 本篇介紹從5個(gè)方面來(lái)談IC設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn): 一:設(shè)計(jì)架構(gòu)的劃分,這一塊是相當(dāng)重要的,你可以在很多的書籍中看到,很多的書籍中也都會(huì)談?wù)撊绾芜M(jìn)行架構(gòu)的劃分.架構(gòu)的劃分好比蓋房子,設(shè)計(jì)好整個(gè)房子的結(jié)構(gòu),后面才能一磚一瓦的網(wǎng)上填,最后的摩天大樓才能建成.架構(gòu)的劃分又可以分為如下幾個(gè)方面: 1 ) 軟硬件劃分,什么歸軟件來(lái)做,什么歸硬件來(lái)做,如何達(dá)到效率的最高效;這個(gè)方面其實(shí)很困難的,一般都是相當(dāng)有經(jīng)驗(yàn)的人才來(lái)做架構(gòu)的劃分,但是一般會(huì)遵循一些原則,即:軟件的靈活性比較大,所以一般做一些控制類的活兒,硬件的并行性比較大,所以一般用來(lái)做加速,遵循這些原則的話,劃分以來(lái)或許簡(jiǎn)單一些.當(dāng)前比較流行的做法是軟硬件協(xié)同設(shè)計(jì),具體可以參考相關(guān)的書籍. 2)算法設(shè)計(jì),例如快速搜索,快速比對(duì),軟件的一些思維未必適合硬件實(shí)現(xiàn),因?yàn)橛布枰紤]資源問題,需要考慮速度和面積,需要考慮組合邏輯的延時(shí)等等,不能一味的追求單方面而忽略了其他的方面. 3)性能因素的考慮,譬如帶寬為多少合適,太寬并不一定就會(huì)很快,要考慮如何提升吞吐率,可以從各個(gè)方面入手. 4)模塊設(shè)計(jì)的劃分,一個(gè)太大的模塊不適合實(shí)現(xiàn),也不適合維護(hù),當(dāng)別人接手時(shí)也很難快速的理解,所以模塊劃分要得當(dāng),可以基于接口,基于功能,基于靈活性,一個(gè)好的劃分會(huì)帶來(lái)很多的好處,例如易于維護(hù),易于理解,出錯(cuò)概率低,相反,會(huì)看起來(lái)很臃腫,很奇怪,也難以維護(hù)升級(jí).另外模塊代碼的行數(shù)不易過(guò)多,當(dāng)然也沒必要?jiǎng)澐殖鰩资畟€(gè)小的模塊,那樣維護(hù)起來(lái)也是相當(dāng)?shù)耐纯? 二:設(shè)計(jì)技巧,這一部分包括如下幾個(gè)方面: 1)利用腳本加速開發(fā),例如利用腳本進(jìn)行接口的自動(dòng)連線,快速?gòu)?fù)制相似的代碼,如果恰當(dāng)合適的利用腳本,會(huì)使你的開發(fā)事半功倍. 2)狀態(tài)機(jī)的設(shè)計(jì),組合邏輯和時(shí)序邏輯分開,狀態(tài)機(jī)不宜過(guò)大,否則會(huì)出現(xiàn)很大的比較器. 3)one hot編碼推薦使用，這個(gè)在后面的ECO時(shí)比較方便更改。 4）流水線技術(shù)，這個(gè)技術(shù)可以提高吞吐率，有利于時(shí)序的優(yōu)化，利用流水線技術(shù)可以高效發(fā)訪問DDR，但是流水線也有弊端，例如某個(gè)階段的時(shí)間太長(zhǎng)，或者某個(gè)階段依賴于前一個(gè)階段，流水線一定要設(shè)計(jì)得當(dāng)，否則可能會(huì)弄巧成拙。 5）利用鏈表技術(shù)可以節(jié)省memory的使用，當(dāng)然這個(gè)很多時(shí)候要看具體的應(yīng)用場(chǎng)景。 6）在設(shè)計(jì)模塊的時(shí)候，可以簡(jiǎn)單的設(shè)計(jì)一個(gè)可以綜合的Testbench，這樣你可以不依賴單獨(dú)設(shè)計(jì)Testbench的人，你可以繼續(xù)往后推進(jìn)你的模塊設(shè)計(jì)，你可以上FPGA開發(fā)板上簡(jiǎn)單的驗(yàn)證。 三:設(shè)計(jì)實(shí)現(xiàn)技巧，你的設(shè)計(jì)一定要是可實(shí)現(xiàn)的，否則你的設(shè)計(jì)沒有任何意義，就是一堆垃圾字母而已。該技巧包括如下幾個(gè)方面： 1）你的電路要具有可測(cè)試性DFT，這個(gè)可以在后端插入scan，你的電路中的memory要有mbist的電路，用于自動(dòng)產(chǎn)生數(shù)據(jù)讀寫RAM，自動(dòng)比對(duì)結(jié)果，一般這都是到后端后會(huì)接觸的東西。 2）你的電路要能夠做STA，你的電路中最好只用一個(gè)沿來(lái)采樣（DDR這種情況除外），因?yàn)楹茈y保證兩個(gè)沿都能卡的很好。 3）注意跨時(shí)鐘域的處理，跨時(shí)鐘域如何進(jìn)行驗(yàn)證。 4）功耗和面積之間的權(quán)衡，門控時(shí)鐘的使用，RAM的使用。 5）FPGA的選擇，到一定程度時(shí)，電路需要到FPGA上進(jìn)行驗(yàn)證，快速的FPGA十分的昂貴，便宜的可能又達(dá)不到項(xiàng)目的需求，所以一定要權(quán)衡好兩者之間的關(guān)系。 6）關(guān)于RAM的實(shí)現(xiàn)，可以用register實(shí)現(xiàn)，也可以采用生成的ram實(shí)現(xiàn)，一般比較小時(shí)采用register實(shí)現(xiàn)（一般小于512bits）,而且RAM要盡量成正方形，因?yàn)樘罨蛘咛珜挼膔am不好布局布線，他占了一塊面積后，其他的只能擾很的距離來(lái)布局布線，不利于時(shí)序的優(yōu)化。 四:設(shè)計(jì)調(diào)試技巧，你的設(shè)計(jì)在后面將轉(zhuǎn)為大量的調(diào)試,無(wú)論是波形仿真的調(diào)試,還是上FPGA的調(diào)試,或者是芯片回來(lái)的調(diào)試,都是一份相當(dāng)大,相當(dāng)困難,相當(dāng)耗時(shí)的艱巨任務(wù)。該技巧包括如下幾個(gè)方面： 1）你在設(shè)計(jì)的時(shí)候就要充分考慮如何進(jìn)行后續(xù)的驗(yàn)證,你可以拉出一些信號(hào)進(jìn)行調(diào)試,但是由于出pin的數(shù)量限制，所以你可以利用mux分級(jí)拉出信號(hào)，然后用寄存器配置的方式，選擇哪些pin被拉出，這樣你可以拉出很多的pin. 2) 你可以加一些寄存器用于調(diào)試,例如中斷寄存器，error寄存器，狀態(tài)機(jī)寄存器，拉出狀態(tài)，看狀態(tài)跳轉(zhuǎn)的是否正確。 3）如果你的設(shè)計(jì)中有ram，你要充分考慮ram該如何驗(yàn)證，否則ram出錯(cuò)的話將是十分頭疼的事情。 4）如果你做的是通信類的設(shè)計(jì)，要考慮loop_back模式的測(cè)試，這樣不需要和別的設(shè)計(jì)進(jìn)行連接。 五:溝通的技巧，這一塊說(shuō)不重要其實(shí)可以說(shuō)是最重要的，設(shè)計(jì)的要和驗(yàn)證的溝通，硬件的要和軟件的溝通，做技術(shù)支持的要和客戶溝通，上下級(jí)要溝通，反正溝通無(wú)處不在。所以你要注意下面幾個(gè)方面： 1）保留平時(shí)的溝通記錄，可以幫助你到時(shí)候進(jìn)行review，也可以幫助你到時(shí)出錯(cuò)時(shí)作為證據(jù)。 2）通過(guò)各種手段進(jìn)行溝通，例如郵件，電話，會(huì)議等等，要充分讓別人懂你說(shuō)的，你也懂別人說(shuō)的，開會(huì)不要漫無(wú)目的，要把握時(shí)間。 3）溝通的最主要目的是發(fā)現(xiàn)問題，解決問題，所以怎么高效怎么辦。 來(lái)源：面包板博主——sunyzz博主 (mbbeetchina)