slave fifo模式傳輸IN、cpld程序測試版本、max197test0、max197數(shù)據(jù)采樣總結(jié)及圖片.

2.Cy7c98013 slave fifo模式及相關(guān)配置
??? 異步方式傳輸，8位模式，48M時(shí)鐘
??? ifconfig配置：
IFCONFIG = 0xEB;
// IFCLKSRC=1?? , FIFOs executes on internal clk source
// xMHz=1?????? , 48MHz internal clk rate
// IFCLKOE=1??? , drive IFCLK pin signal at 48MHz
// IFCLKPOL=0?? , Don't invert IFCLK pin signal from internal clk
// ASYNC=1????? , master samples asynchronous
// GSTATE=0???? , Don't drive GPIF states out on PORTE[2:0], debug WF
// IFCFG[1:0]=11, FX2 in slave FIFO mode
Ifclk輸出48M時(shí)鐘給cpld提供時(shí)鐘
EP6FIFOCFG = 0x0C;??????????? // AUTOIN=1, ZEROLENIN=1, WORDWIDE=0

另外由于配置了pd0作為max197sdh管腳的控制，所以pd0可以看作是一個(gè)復(fù)位的管腳，因此應(yīng)先置0后后置1：PD0 = 0;PD0=0;PD0=1;

3.cpld相關(guān)配置：max197test0
? 1）.內(nèi)部結(jié)構(gòu)：
??
? 2).具體包括兩個(gè)模塊：
MAX197TEST模塊和BIDIO模塊
總體模塊信號(hào)：
Slave fifo模式傳輸cpld外圍配置：
輸入：Clock:48M時(shí)鐘
輸出：sloe--------------------------------讀使能，總線只寫，所以置1；
????? Slrd--------------------------------讀時(shí)鐘，總線只寫，所以置1；
????? Slwr--------------------------------寫時(shí)鐘，12M時(shí)鐘
????? Clkout-----------------------------輸出使能時(shí)鐘，12M
Max197外圍配置
輸入：int----------------------------------max197數(shù)據(jù)采樣轉(zhuǎn)換完畢中斷
輸出：hben-------------------------------max197采樣數(shù)據(jù)高/低位
????? Cs----------------------------------max197片選信號(hào)
????? Wr---------------------------------max197寫信號(hào)
????? Rd---------------------------------max197讀信號(hào)
????? Fd[7:0]----------------------------max197采樣輸出數(shù)據(jù)到數(shù)據(jù)總線
????? Data[7:0]-------------------------雙向口，讀/寫數(shù)據(jù)
3).MAX197TEST模塊狀態(tài)機(jī)：