CMOS 模擬集成電路設(shè)計與傳統(tǒng)分立元件模擬電路設(shè)計最大的不同在于，所有的有源和無源器件都制作在同一襯底上，尺寸極其微小，無法再用電路板進行設(shè)計驗證。因此，設(shè)計者必須采用計算機仿真和模擬的方法來驗證電路性能。模擬集成電路設(shè)計包括若干階段，圖一表示的是 CMOS 模擬集成電路設(shè)計的一般流程。

　　具體步驟如下：

　　1 系統(tǒng)規(guī)格定義 -》2 電路設(shè)計 -》3 電路仿真模擬 -》4 版圖實現(xiàn) -》5 物理驗證 -》6 參數(shù)提取后仿真 -》7 導(dǎo)出設(shè)計文件，流片 -》8 芯片制造 -》9 測試和驗證。
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　　一個設(shè)計流程是從系統(tǒng)規(guī)格定義開始的，設(shè)計者在這個階段就要明確設(shè)計的具體要求和性能參數(shù)。下一步是對電路應(yīng)用模擬仿真的方法評估電路性能。這時可能要根據(jù)仿真結(jié)果對電路做進一步改進，反復(fù)進行仿真。一旦電路性能的仿真結(jié)果能滿足設(shè)計要求，就需要進行另一個主要設(shè)計工作——電路的版圖設(shè)計。版圖完成并經(jīng)過物理驗證后需要將布局、布線形成的寄生效應(yīng)考慮進去，再次進行并經(jīng)過物理驗證后需要將布局、布線形成的寄生修效應(yīng)考慮進去，再次進行計算機仿真。如果仿真結(jié)果也滿足設(shè)計要求就可以進行制造了。與用分離器件設(shè)計模擬電路不同，集成化的模擬電路設(shè)計不能用單間線路板的方式進行。隨著現(xiàn)在發(fā)展起來的電子設(shè)計自動化技術(shù)，以上的設(shè)計步驟都是通過計算機輔助設(shè)計機型的。通過計算機模擬，可以在線路中的任何點監(jiān)測信號；可以將反饋回路打開；可以比較容易地修改線路。但是計算機模擬也存在一些限制。例如，模型的不完善，程序求解由于不收斂而得不到結(jié)果，等等。下面將詳細介紹設(shè)計流程中的各個階段。