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簡介：在基于ISO/IEC18000-6C協(xié)議的超高頻讀寫器系統(tǒng)設(shè)計中，密勒調(diào)制副載波編解碼設(shè)計是超高頻讀寫器系統(tǒng)設(shè)計中的關(guān)鍵技術(shù)之一。在研究密勒調(diào)制副載波序列特點的基礎(chǔ)上，提出一種基于FPGA并運用VerilogHDL硬件描述語言實現(xiàn)的密勒調(diào)制副載波編解碼設(shè)計方法，并利用Altera公司CycloneI系列EP1C12Q芯片與Verilog HDL硬件描述語言實現(xiàn)。仿真結(jié)果表明，采用FPGA完成密勒調(diào)制副載波編解碼設(shè)計，編解碼模塊輸出完全正確，處理速度快，達到了設(shè)計預(yù)期要求，編解碼設(shè)計具有效率高、擴展性強、方便集成等優(yōu)點。
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