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SN65LVDS314 接收器將與 FlatLink™3G 兼容的串行 輸入數據解串行并成為 27 個并行數據輸出。 SN65LVDS314 接收器包含一個移位寄存器，在檢查 奇偶校驗位之后，此寄存器從 1，2 或 3 個串行輸入載 入 30 個位，并且鎖存 24 個像素位和 3 個控制位輸出 至并行 CMOS 輸出。 如果奇偶校驗確認奇偶校驗正 確，通道奇偶校驗錯誤 (CPE) 輸出保持低電平。 如果 檢測到奇偶校驗錯誤，CPE 輸出生成一個高脈沖，而 數據輸出總線忽略剛剛接收到的像素。 或者，最后一 個數據字在下一個時鐘周期內被保持在輸出總線上。串行數據和時鐘通過超低壓差分信令（subLVDS)線路接收。為了節能，SN65LVDS314支持三個運行模式（關斷、待機和激活）。當接收時，鎖相環（PLL)鎖定至下一個時鐘CLK并且在數據線路的線路速率上生成一個內部高速時鐘。使用此內部高速時鐘將數據串行載入到一個的移位寄存器內。在從內部高速時鐘中重新創建像素時鐘PCLK時，被并行化的數據出現在并行輸出總線上。如果沒有出現輸入CLK信號，在PCLK和DE被保持在低電平時，輸出總線被保持在靜止狀態，而所有其它并行輸出被拉至高電平。
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