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Verilog 模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個(gè)模塊定義端口， 我們必須對(duì)期望的硬件設(shè)計(jì)有一個(gè)詳細(xì)的認(rèn)識(shí)。不幸的是，在設(shè)計(jì)的早期，我們很難把握設(shè) 計(jì)的細(xì)節(jié)。而且，一旦模塊的端口定義完成后，我們也很難改變端口的配置。另外，一個(gè)設(shè) 計(jì)中的許多模塊往往具有相同的端口定義，在 Verilog 中，我們必須在每個(gè)模塊中進(jìn)行相同 的定義，這為我們?cè)黾恿藷o謂的工作量。 SystemVerilog 提供了一個(gè)新的、高層抽象的模塊連接，這個(gè)連接被稱為接口（Interface）。 接口在關(guān)鍵字 interface 和 endinterface 之間定義，它獨(dú)立于模塊。接口在模塊中就像一個(gè)單 一的端口一樣使用。在最簡單的形式下，一個(gè)接口可以認(rèn)為是一組線網(wǎng)。例如，可以將 PCI 總線的所有信號(hào)綁定在一起組成一個(gè)接口。通過使用接口，我們?cè)谶M(jìn)行一個(gè)設(shè)計(jì)的時(shí)候可以 不需要首先建立各個(gè)模塊間的互連。隨著設(shè)計(jì)的深入，各個(gè)設(shè)計(jì)細(xì)節(jié)也會(huì)變得越來越清晰， 而接口內(nèi)的信號(hào)也會(huì)很容易地表示出來。當(dāng)接口發(fā)生變化時(shí)，這些變化也會(huì)在使用該接口的 所有模塊中反映出來，而無需更改每一個(gè)模塊。
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