Cadence軟件是我們公司統一使用的原理圖設計、PCB設計、高速仿真的EDA工具。進行仿真工作需要有很多方面的知識，須對高速設計的理論有較全面的認識，并對具體的單板原理有一定的了解，還需具備仿真庫的相關知識等。

　　在這個分冊中僅對仿真軟件的使用進行較詳細的闡述，還介紹高速設計的一些相關理論，仿真過程是基于Allegro SPB 15.2的PCB SI模塊進行的。

　　第一章 高速設計與PCB仿真流程

　　本章介紹高速PCB仿真設計的基礎知識和重要意義，并介紹基于Cadence 的Allegro SPB15.2的PCB仿真流程。

　　1.1 高速信號與高速設計

　　隨著通信系統中邏輯及系統時鐘頻率的迅速提高和信號邊沿不斷變陡，PCB的走線和板層特性對系統電氣性能的影響也越發顯著。對于低頻設計，走線和板層的影響要求不高甚至可以完全忽略不計。當頻率超過50MHz時，PCB走線則必須以傳輸線考慮，而在評定系統性能時也必須考慮PCB板材的電參數影響。當系統時鐘頻率達到120MHz及更高時，就只能使用高速電路設計方法，否則基于傳統方法設計的PCB將無法工作。因此，高速電路設計技術已經成為電子系統設計師必須采取的設計手段，只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性問題。

　　通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路占整個電子系統的一定份量（比如說１／３），就稱為高速電路。

　　實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大于1/2數字信號驅動端的上升時間，則認為此類信號是高速信號并產生傳輸線效應，見圖1－1所示。

　　信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的延遲時間，如果傳輸延遲時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態之前到達驅動端。反之，反射信號將在信號改變狀態之后到達驅動端，如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。

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