1 引言
　　隨著現(xiàn)代通信技術(shù)的不斷發(fā)展，對頻率源的要求越來越高。一方面，由于通信容量的迅速擴(kuò)大，使得通信頻譜不斷向高端擴(kuò)展；另一方面，由于頻譜資源的相對匱乏，必須提高頻譜利用率，進(jìn)而對頻率源的頻譜純度和頻率穩(wěn)定度都提出了更高的要求。
　　在無線通信領(lǐng)域中，為了提高頻譜利用率，現(xiàn)代通信系統(tǒng)對頻率合成器的精度、頻率分辨率、轉(zhuǎn)換時間和頻譜純度等指標(biāo)提出了越來越高的要求。頻率合成的方法主要有直接頻率合成（DS）、間接頻率合成（PLL）和直接數(shù)字頻率合成（DDS）等方案。直接頻率合成體積大、成本高， 有較多的雜散輸出，這些因素限制了它的使用。間接頻率合成PLL雖然體積小、成本低，但是其相位噪聲、分辨率、轉(zhuǎn)換速度等指標(biāo)之間的矛盾也限制了其使用范圍。采用可變參考源驅(qū)動的鎖相頻率合成器是解決這一矛盾的一種較好的方案，但可變參考源的特性對這一方案是至關(guān)重要的。作為一個頻率合成器的參考源，首先應(yīng)具有良好的頻譜特性，即具有較低的相位噪聲和較小的雜散輸出。
　　2 X波段頻率合成器主要技術(shù)指標(biāo)和方案分析
　　2.1 主要技術(shù)指標(biāo)
　　頻率范圍X波段（13.2～13.5GHz）
　　步進(jìn)1MHz
　　相位噪聲-65dBc/Hz@1kHz
　　雜散-50dBc
　　2.2 方案分析
　　通過分析X波段寬帶頻率合成器的性能指標(biāo)要求可知， 工作頻段、步進(jìn)頻率及相位噪聲指標(biāo)要求是確定基本方案框架的關(guān)鍵， 所以由此入手選擇方案。由于要求的輸出頻率高、步進(jìn)小，考慮到直接采用單一鎖相方案，為了實(shí)現(xiàn)1MHz的步進(jìn)，參考頻率取1MHz，這樣倍頻次數(shù)最高高達(dá)12500， 達(dá)到相位噪聲指標(biāo)要求。實(shí)驗(yàn)采用了PLL的方式，提高鑒相頻率，圖1是基本實(shí)驗(yàn)方案圖。
　　PLL頻率合成器由D數(shù)字頻率合成器作為參考源，驅(qū)動PLL環(huán)路，在設(shè)計(jì)我們中采用Peregnine 公司的PE3236頻率合成芯片構(gòu)成一個PLL頻率合成器。E3236時一款能夠合成頻率2.2GHZ的高性能集成鎖相環(huán)。它由一個前向分頻器，計(jì)數(shù)器，鑒相器和控制邏輯單元組成。雙模分頻器對VCO頻率10分頻或11分頻，這取決于模值的選擇。計(jì)數(shù)器R和M分別對參考頻率和前置分頻器再分頻，分頻倍數(shù)為20-bit寄存器存儲的整數(shù)值。另一個計(jì)數(shù)器A用在模式選擇邏輯理。鑒相器產(chǎn)生高頻和低頻的控制信號。控制邏輯包括一個可選擇的芯片接口，數(shù)據(jù)可以通過串行總線，并行總線或到導(dǎo)線連入接口。這里還有各種操作和測試模式以及鎖相監(jiān)測。
　　
　　圖1 PLL基本方案圖
　　在鎖相環(huán)路之間加了帶通濾波器，此濾波器在系統(tǒng)的雜散抑制方面有很大作用。壓控振蕩器為Hittite公司的HMC401VCO，其輸出頻段覆蓋X波段為13.2~13.5GHz 。將VCO的輸出分頻后反饋至鑒相器，在選擇分頻次數(shù)時，應(yīng)注意所選用分頻器對輸出信號的其它次諧波抑制，以免其出現(xiàn)在輸出頻段內(nèi)導(dǎo)致誤鎖的情況出現(xiàn)，我們選用了Hittite公司的8次分頻器HMC494LP3，功率較大的分諧波為三次諧波，離所需頻帶較遠(yuǎn)，可用低通濾波器濾出。最終VCO輸出的頻率范圍為13.2~13.5GHz。
　　2.2.1 相位噪聲分析
　　PLL實(shí)際上是一個分頻系統(tǒng)，理論上輸出相噪應(yīng)該以分頻比N相對于時鐘相噪優(yōu)化20lgN。當(dāng)PLL用于倍頻時，理論上經(jīng)PLL倍頻N /R倍， 相噪惡化應(yīng)為20lg（N /R）。但在實(shí)踐中發(fā)現(xiàn)， 這樣計(jì)算出的相位噪聲與實(shí)測結(jié)果不相符。工程中應(yīng)用的分頻器大多是數(shù)字計(jì)數(shù)分頻器， 數(shù)字電路對相位噪聲將會帶來額外的惡化， 從而抵消了分頻對相噪的優(yōu)化。所以在實(shí)踐中我們一般采用如下公式來計(jì)算相噪的惡化：
　　L（dB）= 20lg（fo/fc）=20lgN dB （1）
　　上式計(jì)算的結(jié)果與實(shí)際結(jié)果很相近。也就是說R分頻器沒有優(yōu)化相噪， 他本身帶來的相噪惡化與分頻優(yōu)化基本相當(dāng)。當(dāng)要求頻率跳變步長很小時， 如果只使用PLL來實(shí)現(xiàn)， 則鑒相頻率就要取得很小， 由（1）可知相噪的惡化必然很嚴(yán)重。
　　另一方面，鎖相中的鑒相器有一定的噪聲基底，鎖相源噪聲與鑒相頻率、PD噪聲基底和輸出頻率或分頻比N的關(guān)系可以表示為
　　L0（1Hz）= Lfloop（1Hz）＋10lgN＋10lgfo dB （2）
　　其中L0（1Hz）為1Hz帶寬內(nèi)的PD噪聲基底，N=f0/fd，f0為輸出頻率，fd為鑒相頻率。可以看出， 無論從PLL的相噪和鑒相器的相噪基底出發(fā)分析相位噪聲指標(biāo)均滿足要求。
　　2.2.2 雜散
　　PLL的雜散來源主要有：PLL鑒相頻率的泄漏。PLL本身相當(dāng)于一個窄帶高Q值的跟蹤濾波器，大部分的遠(yuǎn)端雜散都會被抑制的很好。這里我們關(guān)心的是落在環(huán)路帶寬內(nèi)的雜散分量，這樣的窄帶雜散水平通過調(diào)整的雜散抑制度可以達(dá)到比較好的抑制，可以初步得出實(shí)現(xiàn)雜散抑制為-50dBc是可能的。無論采用哪種鑒頻鑒相器，VCO的控制電壓都不可能是理想的直流電壓，其中包括鑒相頻率分量及其諧波分量。如果環(huán)路濾波器不能有效地抑制這些頻率分量，其將對VCO進(jìn)行調(diào)制，產(chǎn)生雜散輸出。由于諧波頻率遠(yuǎn)大于PLL的環(huán)路帶寬，因此主要需考慮基波分量。
　　3 電路設(shè)計(jì)
　　X波段頻率源的設(shè)計(jì)重點(diǎn)在于選擇合理的PLL輸出、鎖相環(huán)路濾波器的設(shè)計(jì)以及電路PCB布板和電磁兼容設(shè)計(jì)。
　　3.1 環(huán)路濾波器的設(shè)計(jì)
　　環(huán)路濾波器是鎖相環(huán)電路中最重要的一個部分，它的性能好壞直接關(guān)系到鎖相輸出的相位噪聲和雜散指標(biāo)，鎖定時間。環(huán)路對帶內(nèi)噪聲呈低通濾波，對VCO噪聲呈高通特性，所以選擇環(huán)路帶寬在兩噪聲源譜密度的交叉點(diǎn)附近總是比較接近于最佳狀態(tài)的。環(huán)路濾波器分為有源濾波和無源濾波，當(dāng)VCO的調(diào)諧電壓超過鑒相器的最大輸出電壓時，就要用到有源環(huán)路。使用有源環(huán)路時，選擇合適的運(yùn)算放大器對環(huán)路的性能有很重要的影響，主要影響的參數(shù)有噪聲電壓、噪聲電流、轉(zhuǎn)換速率、偏置電流。其中噪聲電壓、噪聲電流主要影響輸出信號的相噪特性，而轉(zhuǎn)換速率、偏置電流對雜散和轉(zhuǎn)換時間的影響較大。此外運(yùn)算放大器的偏置電壓對輸出信號的相位噪聲影響也較大。
　　3.2 PCB的布板和電磁兼容設(shè)計(jì)
　　3.2.1 優(yōu)質(zhì)電源和良好的電源濾波
　　對于PLL電路，要得到頻譜純度高的信號，電源穩(wěn)定度是非常主要的指標(biāo)。可選用串聯(lián)穩(wěn)壓器，做好直流電源與控制電源的去耦來減小外界信號對電源的干擾。