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電子發燒友網>電子資料下載>電子論文>射頻無線論文>改進型CMOS電荷泵鎖相環電路的設計解析

改進型CMOS電荷泵鎖相環電路的設計解析

2017-11-18 | rar | 0.4 MB | 次下載 | 1積分

資料介紹

?? 本文設計了一種寬頻率范圍的CMOS鎖相環(PLL)電路,通過提高電荷泵電路的電流鏡鏡像精度和增加開關噪聲抵消電路,有效地改善了傳統電路中由于電流失配、電荷共享、時鐘饋通等導致的相位偏差問題。
  設計了一種倍頻控制單元,通過編程鎖頻倍數和壓控振蕩器延遲單元的跨導,有效擴展了鎖相環的鎖頻范圍。該電路基于Dongbu HiTek 0.18μm CMOS工藝設計,仿真結果表明,在1.8 V的工作電壓下,電荷泵電路輸出電壓在0.25~1.5 V變化時,電荷泵的充放電電流一致性保持很好,在100 MHz~2.2 GHz的輸出頻率內,頻率捕獲時間小于2μs,穩態相對相位誤差小于0.6%.
  鎖相環(phase-locked loop,PLL)是一個閉環負反饋系統,能夠準確地產生一系列與參考頻率同相位的頻率信號,是現代通信電子領域中必不可少的系統之一,通常被用于頻率 合成、同步信號產生、時鐘恢復以及時鐘產生等。電荷泵鎖相環(charge pump phase-locked loop,CPPLL)因其自身所具有的開環增益大、捕獲范圍寬、捕獲速度快、穩定度高和相位誤差小等優勢,現已廣泛應用在無線通信領域中。
  1 系統結構及工作機理
  電荷泵鎖相環通常由鑒頻鑒相器(PFD)、電荷泵電路(CP)、低通濾波器(LPF)、壓控振蕩器(VCO)以及分頻器(FD)構成。本文設計的鎖 相環系統結構如圖1所示,環路具體工作原理為:通過檢測PFD輸入端的參考信號fref與環路反饋信號fdiv的相差和頻差,輸出相應的電壓信號VUP和 VDN,來控制CP的工作狀態。電荷泵電路將UP和DN信號轉換為壓控振蕩器的控制電壓VC輸出。VC通過LPF濾除高頻分量,輸出直流電平,最終作為壓 控振蕩器的控制信號。隨著鑒頻鑒相器的兩路輸入信號間的頻差與相差不斷減小,VC為某一恒定的電壓值時,環路達到鎖定狀態。
  改進型CMOS電荷泵鎖相環電路的設計解析
  圖1 電荷泵鎖相環結構
  設計時增加了倍頻控制(multiple frequencycontrol,MFC)模塊,與分頻器和壓控振蕩器配合使用,通過控制位的邏輯輸入,一方面可以編程鎖頻倍數,控制整個環路的倍頻 數;另一方面可以控制VCO差分延遲單元的跨導,從而改變VCO的電壓增益調節其輸出范圍。
  圖2 給出了圖 1電路的線性等效模型。圖中:Ip為電荷泵電流;F(s)為濾波器傳輸函數;KVCO為壓控振蕩器的增益;N為分頻比;φin為輸入參考相位;φout為輸出相位;φdiv為分頻后的反饋相位。
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