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電子發燒友網>電子資料下載>電子論文>嵌入式技術論文>基于門控時鐘的寄存器傳輸級功耗優化

基于門控時鐘的寄存器傳輸級功耗優化

2009-08-13 | rar | 217 | 次下載 | 5積分

資料介紹

隨著深亞微米技術的發展,功耗已經成為現代超大規模集成電路設計中的一個主要設
計約束.本文在設計多點控制協議MPCP模塊中,采用插入門控時鐘這一技術以降低芯片功耗.針對插入門控寄存器造成測試很難控制這個問題,采取在鎖存器的前后加入控制點的方法,解決了由于插入門控時鐘而對可測性造成的影響.最后,使用SMIC的0.25um CMOS工藝,并用Synopsys的power complier進行功耗優化,達到了很好的效果.
集成電路是20世紀發展起來的新興高技術產業之一。自從1958年Texas Instrument的Jack Kilby生產出第一塊集成電路起,集成電路產業一直保持著驚人的發展速度。正如Intel的創始人之一GordonMoore博士所預言的,每14~18個月,芯片上可集成的晶體管數目將增長一倍,以微處理器芯片為例,集成電路的規模已經從1971年Intel 4004的2300個晶體管發展到現在的130nm制程Banias核心的7700萬個晶體管24.5W的最大散熱功率(TDP,Thermal Design Power)和90nm制程Dothan核心的1.4億個晶體管21W的最大散熱功率[1]。
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