基于對傳統Viterbi 譯碼器的分析和對改進的Viterbi 算法理論的修正，提出了一種
新的Viterbi 譯碼器的實現方法。通過對路徑度量值的深入分析和對回溯信息的重新編碼，在不增加硬件實現復雜度的情況下減少了硬件規模，提高了譯碼速度。最后我們給出了該譯碼器的仿真波形。
關鍵詞：卷積碼；Viterbi
卷積編碼和 Viterbi 譯碼被認為是數字通信的最佳解決方案，在3G 系統中被廣泛采用。
眾所周知，Viterbi 譯碼算法在序列整體似然度這個意義上，是卷積碼的最佳譯碼算法，其優點在于規范的度量值計算和對存儲單元的操作，而與之并存的是大量的計算和存儲器消耗。
隨著約束長度的增加，計算量與存儲器大小呈指數形式上漲（正比于2N?1 ，N 為約束長度），這使得Viterbi 譯碼器的實現變得十分復雜，如何在不損失性能的前提下既能減少存儲單元又能加快譯碼速度成為改進viterbi 譯碼器的關鍵所在。
近年來，人們針對viterbi譯碼器提出了許多改進的算法，有用時鐘門(clock gating)
和使能端激活的方法進行低功耗設計的Viterbi譯碼器[1],有減少狀態過渡(SST)的viterbi譯
碼器[2]，有自適應減少狀態序列檢測的Viterbi譯碼器[3]等。
其中，文獻[4]對一種可節省存儲單元的viterbi 譯碼算法進行了理論描述，本文結合在
芯片設計中的實際情況，修正了其中不可實現的部分，提出了一種新的viterbi 譯碼器的實現方法，通過對度量值特點的深入分析和對回溯信息的重新編碼，在不增加硬件實現復雜度的情況下減小了硬件規模，提高了譯碼的速度。
本文結構如下：第2 部分為傳統的viterbi 譯碼器及資源分析，第3 部分為改進的viterbi
譯碼器設計及性能比較，第4 部分為硬件實現中部分細節的一般描述，第5 部分為結論。