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基于仿真器的傳統(tǒng)驗(yàn)證速度太慢，而且可能需要DFT工程師成為設(shè)計(jì)的關(guān)鍵路徑，即設(shè)計(jì)的最慢的一環(huán)節(jié)，更糟糕的是，他們可能會(huì)在流片前實(shí)施會(huì)降低DFT設(shè)計(jì)可信度的策略。理想情況下，客戶希望在流片之前驗(yàn)證DFT。但由于上市時(shí)間方面的壓力，芯片在流片前只進(jìn)行了極少的DFT驗(yàn)證，因此在芯片制造的過(guò)程中甚至在其返回到實(shí)驗(yàn)室之后，必須繼續(xù)進(jìn)行DFT驗(yàn)證。因此，我們需要的是一個(gè)硬件加速流程，從而可大幅縮短執(zhí)行完整驗(yàn)證作業(yè)所需的仿真周期。
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