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系統(tǒng)級芯片(SoC)中存儲器容量的增加以及嵌入式存儲器支配整個裸片良品率的事實，使良品率設(shè)計(DFY)面臨日益嚴(yán)峻的挑戰(zhàn)，特別是在新興的90nm和65nm半導(dǎo)體技術(shù)領(lǐng)域。由于嵌入式存儲器容易產(chǎn)生較高的缺陷率，會對整個芯片良品率和良品率管理產(chǎn)生重要影響，因而DFY成為制造的關(guān)鍵問題。
傳統(tǒng)的存儲器測試和修復(fù)方法不能有效地管理當(dāng)前SoC的復(fù)雜度和水漲船高的測試成本。為了克服這些挑戰(zhàn)，半導(dǎo)體知識產(chǎn)權(quán)(IP)供應(yīng)商提出了一種稱為IIP(基礎(chǔ)架構(gòu)IP)的新型IP，IIP的作用就像嵌入芯片內(nèi)部的微型測試器。
IIP的例子包括用于邏輯和存儲器的內(nèi)建自測試(BIST)，以及用于嵌入式存儲器的內(nèi)建修復(fù)分析(BIRA)、內(nèi)建自修復(fù)(BISR)和錯誤校正代碼(ECC)。本文將討論這樣一種面向嵌入式存儲器測試和修復(fù)的IIP，以及這種IIP如何解決設(shè)計和制造過程各個階段的良品率問題。
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