一、高速串行總線基本知識

　　并行總線之所以在高速傳輸上被串行總線取代的原因就在于：第一，系統(tǒng)時鐘的瓶頸；第二，總線間的串擾。要達到上Gbps的傳輸速率，對于并行總線而言，勢必時鐘頻率要達到GHz，就算是使用DDR方式，其系統(tǒng)時鐘頻率之高，在板級分布之困難，使得我們望而卻步。而動輒幾十條走線等長的排布，可控的串擾，幾乎也是不可能完成的任務，而不斷增加的時鐘頻率，又對等長走線要求越來越嚴格，并行總線的瓶頸似乎變得非常的突出。

　　串行總線沒有時鐘。或是說在串行總線收發(fā)兩端，不需要同步時鐘。這是串行總線最突出的一個特點。這是這個特點，一舉將并行構(gòu)架的瓶頸打破，數(shù)據(jù)速率可謂突飛猛進！最新在PC行業(yè)的動向是8Gbps的PCIEGen3。而在通信行業(yè)，超過IOGbps的串行總線早己在使用了。

　　對于高速串行系統(tǒng)的驗證與測試和傳統(tǒng)的信號測試有自己特殊的之處，傳統(tǒng)信號測試關(guān)心信號的模擬特征，包括時序和幅度方面特性的考察。對于并行總線而言，時序的方面的測量最主要以建立／保持時間為主，為了滿足接收端能否正確的鎖存數(shù)據(jù)，數(shù)據(jù)和時鐘的時序必須滿足建立／保持時間的要求，否則會產(chǎn)生誤碼。對于高速串行系統(tǒng)而言，測試的目的也是為了驗證系統(tǒng)是否滿足設(shè)計要隸的誤碼水平。并行和串行的差別就在于發(fā)送端和接收端對數(shù)據(jù)鎖存的處理和時鐘的傳輸上的差異。串行系統(tǒng)在發(fā)送斷通過串行發(fā)送器將數(shù)據(jù)按照Tx clk的節(jié)拍發(fā)送到總線上，在接收端必須能夠從數(shù)據(jù)中恢復出時鐘，并且用該時鐘鎖存數(shù)據(jù)，進行解碼。在串行系統(tǒng)中，我們不再關(guān)心時鐘和數(shù)據(jù)信號之間的時序，而是關(guān)心在發(fā)送端是否能否嚴格按照時鐘節(jié)拍發(fā)送數(shù)據(jù)；在接收端能否恢復出時鐘；在互連層面關(guān)心傳輸線對信號完整性，特別是抖動的影響。