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First Input First Output的縮寫，先入先出隊列，這是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。

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fifo技術(shù)

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本文給介紹如何使用帶FIFO的串口來減少接收中斷次數(shù)，通過一種自定義通訊協(xié)議格式，給出幀打包方法；之后介紹一種特殊的串口數(shù)據(jù)發(fā)送方法，可在避免使用串口發(fā)...

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FIFO為什么不能正常工作？

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2023-11-02 標(biāo)簽：fpga FPGA設(shè)計 fifo 1391 0

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CRYP加密處理器簡介、主要特性及功能說明

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2023-09-22 標(biāo)簽：處理器 mcu fifo 3572 0

跨時鐘域類型介紹同步FIFO和異步FIFO的架構(gòu)設(shè)計

在《時鐘與復(fù)位》一文中已經(jīng)解釋了亞穩(wěn)態(tài)的含義以及亞穩(wěn)態(tài)存在的危害。在單時鐘系統(tǒng)中，亞穩(wěn)態(tài)出現(xiàn)的概率非常低，采用同步設(shè)計基本可以規(guī)避風(fēng)險。但在實際應(yīng)用中，...

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亞穩(wěn)態(tài)理論知識如何減少亞穩(wěn)態(tài)

亞穩(wěn)態(tài)（Metastability）是由于輸入信號違反了觸發(fā)器的建立時間（Setup time）或保持時間（Hold time）而產(chǎn)生的。建立時間是指在...

2023-09-19 標(biāo)簽：TTL fifo 數(shù)字電路 1035 0

異步FIFO相關(guān)面試問題

又到了一年一度的招聘季節(jié)，有粉絲私信問了一個問題，一個關(guān)于以前流傳出來的大廠面試的題目，個人覺得算是比較經(jīng)典的題目，也是工作中經(jīng)常遇到的一個問題，所以準(zhǔn)...

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單片機(jī)串口發(fā)送數(shù)據(jù)很慢？這種方法幫助你提高！

2023-11-02 標(biāo)簽：單片機(jī)fifo 串口 1540 0

單片機(jī)自定義協(xié)議FIFO高效發(fā)送數(shù)據(jù)方法

2023-09-28 標(biāo)簽：cpu fifo 串口 840 0

多核SoC的系統(tǒng)結(jié)構(gòu)設(shè)計

一直以來，一個通用處理器加上硬件邏輯是SoC設(shè)計的主流結(jié)構(gòu)。

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等效時間采樣原理及基于FPGA的實現(xiàn)

經(jīng)常涉及對寬帶模擬信號進(jìn)行數(shù)據(jù)采集和存儲，以便計算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對高速模擬信號進(jìn)行不失真采集，根據(jù)奈奎斯特定理，采樣頻率必須為信號頻率的2...

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采用格雷碼異步FIFO跟標(biāo)準(zhǔn)FIFO有什么區(qū)別

異步FIFO包含"讀"和"寫“兩個部分，寫操作和讀操作在不同的時鐘域中執(zhí)行，這意味著Write_Clk和Read_Clk的...

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同步FIFO設(shè)計分析

模塊雖小但是要有新意，首先寫一個同步FIFO，這是一個爛大街的入門級項目，但是我肯定不會寫的那么簡單

2023-09-11 標(biāo)簽：寄存器 sram fifo 680 0

淺談FIFO設(shè)計思路

FIFO在設(shè)計是一個非常常見并且非常重要的模塊，很多公司有成熟的IP，所以一部分人并沒有人真正研究寫過FIFO，本文僅簡述FIFO中部分值得保留的設(shè)計思路。

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基于循環(huán)隊列的FIFO緩存實現(xiàn)

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2023-09-11 標(biāo)簽：寄存器 fifo Verilog 881 0

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上文XILINX FPGA IP之FIFO對XILINX FIFO Generator IP的特性和內(nèi)部處理流程進(jìn)行了簡要的說明，本文通過實際例子對該I...

2023-09-07 標(biāo)簽：fpga Xilinx 仿真 2076 0

XILINX FPGA IP之FIFO Generator

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2023-09-07 標(biāo)簽：fpga Xilinx fifo 1418 0

FPGA學(xué)習(xí)筆記：FIFO IP核的使用方法

FIFO（First In First Out，先入先出），是一種數(shù)據(jù)緩沖器，用來實現(xiàn)數(shù)據(jù)先入先出的讀寫方式。數(shù)據(jù)按順序?qū)懭?FIFO，先被寫入的數(shù)...

2023-09-07 標(biāo)簽：fpga 存儲器緩沖器 3924 0

基于Verilog的同步FIFO的設(shè)計方法

同步FIFO的設(shè)計主要包括讀寫地址的產(chǎn)生、數(shù)據(jù)的讀寫、以及狀態(tài)的控制。下面我們將分別介紹這三個方面的設(shè)計。

2023-08-31 標(biāo)簽：soc fifo Verilog 942 0

Vivado中BRAM IP的配置方式和使用技巧

FPGA開發(fā)中使用頻率非常高的兩個IP就是FIFO和BRAM，上一篇文章中已經(jīng)詳細(xì)介紹了Vivado FIFO IP，今天我們來聊一聊BRAM IP。

2023-08-29 標(biāo)簽：fpga 寄存器 fifo 6573 0

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