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FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

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fpga技術

3系列FPGA中使用LUT構建分布式RAM（2）

帶有異步寫/同步讀的SRAM，其中的同步讀取可以使用與分布式RAM相關聯的觸發器實現。

2017-02-11 標簽：FPGA RAM LUT 2577 0

工程師對于有關FPGA項目的九大感言

要和人配合。以我們做硬件的工程師為例，測試的時候一般都需要軟件的配合，一個對硬件來說無比復雜的工作，可能在軟件工程師看來就是幾行簡單的代碼。

2017-02-11 標簽：FPGA 1441 0

未來只有懂FPGA開發的人才堪稱計算機專家？

由于微電子和超大規模集成電路工藝技術設備的缺失，使國人根本沒有條件能夠自由地進入這個領域體驗，這是一個嚴重的問題。

2017-02-11 標簽：FPGA 嵌入式計算機 856 0

Verilog代碼設計案例分析

Verilog以其靈活性而得到大部分FPGA設計者的喜愛，然而有些時候，這些靈活性也帶來一些小問題，因此我們要記住，電腦永遠沒人我們聰明，我們一定要提前...

2017-02-11 標簽：FPGA 代碼 Verolog 4352 0

讓DSP工程師轉行FPGA開發的兩大理由

FPGA能為今天許多需要DSP功能的復雜應用提供快速、低成本的解決方案。不過，許多DSP工程師在傳統上擅長軟件開發，當涉及到硬件時他們可能就不知道該從何下手。

2017-02-11 標簽：DSP FPGA 6735 0

一個合格FPGA 工程師的基本要求

一個合格的FPGA工程師需要掌握哪些知識？這里根據自己的一些心得總結一下，其他朋友可以補充啊。

2017-02-11 標簽：FPGA Verilog 5323 0

ARM、DSP、FPGA的區別是什么？

ARM（Advanced RISC Machines）是微處理器行業的一家知名企業，設計了大量高性能、廉價、耗能低的RISC處理器、相關技術及軟件。

2017-02-11 標簽：DSP FPGA ARM 6319 0

FPGA學習流程總結

熟悉數字電路，門電路，組合邏輯電路、時序邏輯電路

2017-02-11 標簽：FPGA 門電路組合邏輯電路 1237 0

七點入手讓你快速掌握FPGA開發

任何一個硬件工程師對FPGA都不會陌生，就好比C語言對于軟件工程師來說是必修課程一樣，只要是電子相關專業的學生，都要學習可編程邏輯這門課程。

2017-02-11 標簽：FPGA 集成電路可編程邏輯 1310 0

FPGA/CPLD設計小技巧

這是一個在設計中常犯的錯誤列表這些錯誤常使得你的設計不可靠或速度較慢為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查。

2017-02-11 標簽：FPGA CPLD 863 0

大唐電信FPGA/CPLD數字電路設計經驗分享（5）

當產生門控時鐘的組合邏輯超過一級(即超過單個的“與”門或“或”門)時，證設計項目的可靠性變得很困難。

2017-02-11 標簽：FPGA CPLD 數字電路 1649 0

FPGA開發與學習連載4

Verilog中，用always塊設計組合邏輯電路時，在賦值表達式右端參與賦值的所有信號都必須在always @(敏感電平列表)中列出,always中i...

2017-02-11 標簽：FPGA Verilog 602 0

大唐電信FPGA/CPLD數字電路設計經驗分享（4）

當你需要將FPGA/CPLD內部的信號通過管腳輸出給外部相關器件的時候，如果不影響功能最好是將這些信號通過用時鐘鎖存后輸出。因為通常情況下一個板子是工作...

2017-02-11 標簽：FPGA CPLD 數字電路 2398 0

FPGA開發與學習連載：Verilog設計經驗談

Verilog中，用always塊設計組合邏輯電路時，在賦值表達式右端參與賦值的所有信號都必須在 always @(敏感電平列表)中列出,always中...

2017-02-11 標簽：FPGA Verilog 967 0

賽靈思 ISE所涉及的一些命令以及Command Line的使用

所有的Commandline都可以在ISE的help->User Manuals里查到，在User Manuals中

2017-02-11 標簽：FPGA 賽靈思 Xilinx 6487 0

大唐電信FPGA/CPLD數字電路設計經驗分享（3）

注意：當使用多級非門的時候綜合器往往會將其優化掉，因為綜合器會認為一個信號非兩次還是它自己。需要說明的是在FPGA/CPLD內部結構是一種標準的宏單元...

2017-02-11 標簽：FPGA CPLD 數字電路 1336 1

大唐電信FPGA/CPLD數字電路設計經驗分享（2）

異步設計不是總能滿足(它們所饋送的觸發器的)建立和保持時間的要求。因此，異步輸入常常會把錯誤的數據鎖存到觸發器，或者使觸發器進入亞穩定的狀態,在該狀態下...

2017-02-11 標簽：FPGA CPLD 數字電路 999 0

大唐電信FPGA/CPLD數字電路設計經驗分享（1）

在數字電路的設計中，時序設計是一個系統性能的主要標志，在高層次設計方法中，對時序控制的抽象度也相應提高，因此在設計中較難把握，但在理解RTL電路時序模型...

2017-02-11 標簽：FPGA CPLD 數字電路 1569 0

如何成長為合格的FPGA開發者

論壇中很多朋友是剛剛進入EDA設計領域的，自從進入這個論壇以來，很多朋友談了自己的期望和困惑，下面我僅僅談一些我個人的想法，希望對您有一點幫助。也歡迎更...

2017-02-11 標簽：FPGA EDA 654 0

一個牛人對FPGA的理解－－太可怕了！

FPGA多數情況下相比ASIC而言，芯片成本大概是100倍的關系，最大的浪費在LUT這里，做出一個LUT-4需要16位存儲單元，再加一個4－16譯碼器，...

2017-02-11 標簽：FPGA 6.1萬 0

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