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FPGA基礎(chǔ)知識(shí)及設(shè)計(jì)和執(zhí)行FPGA應(yīng)用所需的工具

本文將首先介紹FPGA的基礎(chǔ)知識(shí)，包括FPGA的工作原理以及為什么要使用FPGA等，然后討論設(shè)計(jì)和執(zhí)行FPGA應(yīng)用所需的工具。

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編寫高效Testbench的指南和示例

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2024-10-29 標(biāo)簽：FPGA 硬件 HDL 391 0

Verilog HDL的基礎(chǔ)知識(shí)

本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識(shí)，重點(diǎn)介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務(wù)語法知識(shí)。

2024-10-24 標(biāo)簽：仿真 Verilog HDL 593 0

FPGA入門必備：Testbench仿真文件編寫實(shí)例詳解

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2024-04-29 標(biāo)簽：FPGA HDL DUT 2271 0

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2024-05-04 標(biāo)簽：芯片硬件 HDL 1899 0

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2024-04-11 標(biāo)簽：FPGA asic soc 324 0

fpga三種編程語言

FPGA（現(xiàn)場(chǎng)可編程門陣列）的編程涉及到三種主要的硬件描述語言（HDL）：VHDL（VHSIC Hardware Description Languag...

2024-03-15 標(biāo)簽：FPGA Verilog HDL 1202 0

如何寫出時(shí)序最優(yōu)的HDL代碼？如何寫出時(shí)序裕量足夠的代碼？

你想寫出可以跑出700M以上的代碼嗎，直逼FPGA內(nèi)部PLL的極限。

2024-03-12 標(biāo)簽：FPGA 濾波器比較器 983 0

FPGA系統(tǒng)規(guī)劃的簡(jiǎn)化流程

數(shù)據(jù)接口的同步在 FPGA/CPLD 設(shè)計(jì)中一個(gè)常見問題。很多設(shè)計(jì)工作不穩(wěn)定都是源于數(shù)據(jù)接口的同步問題。

2024-02-21 標(biāo)簽：fpga cpld 寄存器 616 0

自動(dòng)化構(gòu)建環(huán)境在FPGA設(shè)計(jì)中的應(yīng)用

為了加快實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動(dòng)化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計(jì)結(jié)果，Missing Link Elec...

2024-02-20 標(biāo)簽：fpga HDL TCL 458 0

芯片開發(fā)的驗(yàn)證調(diào)試工具為何需要一場(chǎng)革命呢？

驗(yàn)證調(diào)試是辛苦活兒。除錯(cuò)（debug）要先找出錯(cuò)誤，但錯(cuò)誤通常只在特定場(chǎng)景下才能復(fù)現(xiàn)，當(dāng)工藝演進(jìn)到5納米及以下，超大芯片集成度動(dòng)輒超過百億晶體管時(shí)，遍歷...

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如何用RTL原語實(shí)現(xiàn)MUX門級(jí)映射呢？

對(duì)于前端設(shè)計(jì)人員，經(jīng)常會(huì)需要一個(gè)MUX來對(duì)工作模式，數(shù)據(jù)路徑進(jìn)行明確（explicit）的聲明，這個(gè)對(duì)于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標(biāo)簽：HDL RTL Mux 1565 0

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淺談Verilog HDL代碼編寫風(fēng)格

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