為什么需要時鐘門控？時鐘門控終極指南

時鐘門控（Clock Gating）** 是一種在數字IC設計中某些部分不需要時關閉時鐘的技術。這里的“部分”可以是單個寄存器、模塊、子系統甚至整個SoC。

2023-06-29 標簽：寄存器IC設計SoC芯片 2606 0

回顧下功耗的定義及其組成部分并總結降低功耗的常用方案

隨著工藝節點的不斷發展（現在普遍是28nm,22nm,16nm,14nm,甚至有的都在做7nm）,芯片的性能需求越來越高，規模也越來越大

2023-06-29 標簽：CMOS寄存器IC設計 3466 0

IC設計中的功耗挑戰和低功耗設計

在早期的IC設計中，關注的參數主要是性能(timing)和面積(area)。EDA工具在滿足性能要求的情況下，最小化面積。

2023-06-29 標簽：CMOSIC設計EDA工具 856 0

跨時鐘域信號該如何處理呢？

跨時鐘域是如何產生的呢？現在的芯片（比如SOC，片上系統）集成度和復雜度越來越高，通常一顆芯片上會有許多不同的信號工作在不同的時鐘頻率下。

2023-06-27 標簽：IC設計SoC系統同步器 1825 0

從處理單bit跨時鐘域信號同步問題來入手

在數字電路中，跨時鐘域處理是個很龐大的問題，因此將會作為一個專題來陸續分享。今天先來從處理單bit跨時鐘域信號同步問題來入手。

2023-06-27 標簽：FPGA設計IC設計仿真器 2112 0

同步FIFO設計詳解及代碼分享

FIFO （先入先出, First In First Out ）存儲器，在 FPGA 和數字 IC 設計中非常常用。 根據接入的時鐘信號，可以分為同步 ...

2023-06-27 標簽：fpga存儲器IC設計 2626 0

FIFO的結構與深度計算介紹

在IC設計中，模塊與模塊之間的通信設計中，多時鐘的情況已經不可避免；數據在不同時鐘域之間的傳輸很容易引起亞穩態；異步FIFO就是一種簡單、快捷的解決方案。

2023-06-27 標簽：單片機IC設計FIFO存儲 4917 0

數字IC前端設計流程及工具

以門級網表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

2023-06-25 標簽：IC設計RTLDFT 2439 0

數字IC驗證之基本的TLM通信

提高驗證生產力的關鍵之一就是在合適的**抽象層次**思考問題和完成驗證工作，為此UVM提供了 **事務級別（transaction level）** 的...

2023-06-25 標簽：IC設計UVMTLM 852 0

數字IC驗證之UVM概述

UVM提供了實現 **覆蓋驅動驗證（coverage-driven verification ，CDV）** 的框架。 CDV結合了自動測試向量生成，自...

2023-06-25 標簽：IC設計UVMVerilog語言 2745 0

數字IC設計中的建立時間和保持時間

??本文主要介紹了建立時間和保持時間。

2023-06-21 標簽：IC設計數字信號觸發器 3682 0

開環響應、環路響應、閉環響應與相位裕度關系淺析

在研究運放形成的反饋系統時，相位裕度是衡量穩定性的一個重要指標。因此，明確相位裕度與運放的開環，環路，閉環響應的關系是一個重要的問題，有助于我們更好地在...

2023-06-18 標簽：IC設計運放器 8800 0

IC驗證入門基礎—Vim的配置

Vim或者是gvim是我們IC設計或者驗證工程師，日常工作當中常用到的一個編輯器，我們的RTL代碼就是在vim當中寫的，而gvim是vim的圖形化界面，...

2023-06-15 標簽：IC設計RTLVIM 1364 0

電子元器件領域的“航母”—印刷電路板

印刷電路板作為重要的電子部件，是電子元器件的支撐體。由于其在電子元器件領域的重要作用，因此被許多人成為“電子航母”。

2023-06-11 標簽：集成電路印刷電路板IC設計 1561 0

自啟動可能很難實現 - 了解穩壓器和帶隙中的上電復位要求

電源排序是一個需要大量解釋的主題。多年前，當三端線性穩壓器上市時，在具有正負電源軌的系統中發現了一個缺陷。如果相反的電壓軌首先出現，穩壓器輸出將被拉向相...

2023-06-10 標簽：電源穩壓器IC設計 1023 0

中端設計在IC開發中的價值和思考

IC設計中通常基于設計時間線/業務線分為前端設計和后端實現，這個也是大家通常所能理解和接受的。

2023-06-09 標簽：IC設計RTLDFT 1300 0