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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

淺析芯片驗證中的scoreboard

在芯片驗證中，我們隨機發(fā)送數(shù)據(jù)激勵，同時使用scoreboard進(jìn)行數(shù)據(jù)完整性檢查。

2023-05-04 標(biāo)簽：RTL 芯片驗證 1372 0

各種類型CDC路徑中的毛刺問題

CDC 驗證不僅在 RTL 有必要，在門級也必不可少。在 RTL，重點是通過識別 CDC 結(jié)構(gòu)和方案來確定時鐘域和 CDC 路徑。

2023-03-30 標(biāo)簽：RTL CDC 1370 0

IC驗證入門基礎(chǔ)—Vim的配置

Vim或者是gvim是我們IC設(shè)計或者驗證工程師，日常工作當(dāng)中常用到的一個編輯器，我們的RTL代碼就是在vim當(dāng)中寫的，而gvim是vim的圖形化界面，...

2023-06-15 標(biāo)簽：IC設(shè)計 RTL VIM 1368 0

阻塞賦值與非阻塞賦值

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進(jìn)行比較。方便進(jìn)行理解和使用。

2023-09-12 標(biāo)簽：RTL 時序邏輯電路阻塞賦值 1361 3

淺析UPF設(shè)計的debug過程

景芯SoC用always on的power domain電壓域的pwrdown_mux信號作為power switch cell的switch控制信號，...

2023-08-16 標(biāo)簽：控制器芯片設(shè)計 RTL 1346 0

RAL寄存器模型操作指南

寄存器模型操作，指的是通過寄存器模型對RTL中寄存器進(jìn)行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。

2023-07-12 標(biāo)簽：寄存器 RTL UVM 1343 0

芯片驗證中的scoreboard分析

在芯片驗證中，我們隨機發(fā)送數(shù)據(jù)激勵，同時使用scoreboard進(jìn)行數(shù)據(jù)完整性檢查。 scoreboard使用的關(guān)鍵在于如何啟動檢查以及檢查的內(nèi)容...

2023-04-28 標(biāo)簽：數(shù)據(jù)RTL 芯片驗證 1341 0

在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

SystemVerilog 接口的開發(fā)旨在讓設(shè)計中層級之間的連接變得更加輕松容易。您可以把這類接口看作是多個模塊共有的引腳集合。

2024-03-04 標(biāo)簽：RTL 時鐘信號 CLK 1337 0

Formal學(xué)習(xí)筆記之算法基礎(chǔ)學(xué)習(xí)

通常，我們會將spec和設(shè)計實現(xiàn)進(jìn)行比較。Spec相對來說比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...

2023-06-20 標(biāo)簽：RTL SPEC BDD 1322 0

SoC的RTL移植到FPGA的RTL修改啥？

盡管對于工程師而言目標(biāo)始終是以原始形式對SoC源RTL進(jìn)行原型化，但在原型化工作的早期，SoC設(shè)計必須進(jìn)行必要的修改，以適應(yīng)FPGA原型系統(tǒng)。

2023-04-26 標(biāo)簽：SoC設(shè)計 PAD RTL 1321 0

一覽pipeline中所出現(xiàn)的五個基本要素

stageable、StageableKey是最整個pipeline中的基本數(shù)據(jù)類型元素

2023-08-12 標(biāo)簽：處理器 RTL Pipeline 1318 0

SoC的功能有多少可以通過FPGA原型驗證平臺來驗證？

我們當(dāng)然希望在項目中盡快準(zhǔn)備好基于FPGA原型驗證的代碼，以便最大限度地為軟件團(tuán)隊和RTL驗證人員帶來更客觀的收益。

2023-03-28 標(biāo)簽：fpga asic soc 1309 0

RAL寄存器模型操作圖鑒

寄存器模型操作，指的是通過寄存器模型對RTL中寄存器進(jìn)行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。

2023-05-17 標(biāo)簽：寄存器 RTL UVM 1305 0

中端設(shè)計在IC開發(fā)中的價值和思考

IC設(shè)計中通常基于設(shè)計時間線/業(yè)務(wù)線分為前端設(shè)計和后端實現(xiàn)，這個也是大家通常所能理解和接受的。

2023-06-09 標(biāo)簽：IC設(shè)計 RTL DFT 1303 0

如何優(yōu)化FPGA HLS設(shè)計呢？

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計性能。

2023-10-30 標(biāo)簽：arm 濾波器 FPGA設(shè)計 1288 0

聊聊芯片設(shè)計有哪些活要做？

芯片設(shè)計這個行當(dāng)，從大的方面講，主要分模擬和數(shù)字兩大塊，而每大塊又分前端和后端，我想大部分同學(xué)對這個肯定是非常清楚的，下面就數(shù)字電路聊聊芯片設(shè)計的一些事...

2023-11-25 標(biāo)簽：寄存器芯片設(shè)計 RTL 1281 0

UVM設(shè)計模式之狀態(tài)模式介紹

軟件設(shè)計中，F(xiàn)SM(Finite-State Machine)分為3部分：狀態(tài)（State)，事件（Event)，動作（Action)。

2023-08-22 標(biāo)簽：RTL UVM 狀態(tài)機 1269 0

直接在網(wǎng)表中插入RTL來快速做芯片功能ECO

近幾年，芯片設(shè)計規(guī)模越來越大，這使得重跑一次綜合需要長達(dá)數(shù)小時，甚至幾天時間。

2023-06-15 標(biāo)簽：芯片設(shè)計 RTL ECO 1269 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險、節(jié)省時間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標(biāo)簽：芯片設(shè)計 RTL TLM 1254 0

功能驗證在設(shè)計中的重要性

當(dāng)一家公司決定研發(fā)一款芯片時，起初架構(gòu)師和幾位頂層設(shè)計一起創(chuàng)建一些需求、規(guī)范文檔。

2023-04-15 標(biāo)簽：fpga 加速器 RTL 1251 0

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